「memory reset」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

Meanwhile, ECU 2 has a function to ask for rotation angle substituting voltage C after filtration before reset which is memorized by memory device, until outputting normal sensor voltage from IC 3 for the sensor, after outputting continuously both Hi signal and Low signal from IC 3 for the sensor.例文帳に追加

一方、ＥＣＵ２には、センサ用ＩＣ３がＨｉ信号とＬｏｗ信号の両方を連続して出力したら、センサ用ＩＣ３が正規のセンサ電圧を出力するまでの期間、記憶装置に記憶されたリセット前のフィルタ後電圧Ｃを代用して回転角度を求める機能が設けられている。 - 特許庁

Furthermore, the CCU 2 is provided with a synchronizing signal generator 25, that is driven by a prescribed reference oscillator 24 and the synchronizing signal from the synchronizing signal generator 25 is fed to a timing generator 26 and read of the memory 22 is controlled by a reset signal synchronously with the synchronizing signal.例文帳に追加

またＣＣＵ２には所定の基準発振器２４で駆動される同期信号発生器２５が設けられ、この同期信号発生器２５からの同期信号がタイミング発生器２６に供給されて同期したリセット信号によってメモリ２２の読み出しが制御される。 - 特許庁

Upon receiving a start signal indicative of detection of initialization from a reset control circuit 3, a key code read circuit 2 reads out data from a serial memory 1 according to address information from an address A designating circuit 6 and records the data thus read out sequentially in a register 5.例文帳に追加

キーコード読出し回路２は装置の初期化を検出したことを示すリセットコントロール回路３からの起動信号を受けると、アドレスＡ指定回路６かのアドレス情報にしたがってシリアルメモリ１からデータの読出しを行い、読出したデータを順次レジスタ５に記録していく。 - 特許庁

Thereby, since the phase-change memory element utilizes the laser beam locally applied at the set and reset operation, power consumption is reduced, and the information stored in the adjacent cell is not destroyed or changed by the heat generated at the operation of the unit cell, which may affect the adjacent cell.例文帳に追加

これにより、本発明の相変化メモリ素子は、セット及びリセット動作時に局部的に印加されるレーザビームを利用するので、消費電力を低減しつつも、単位セルの動作時に発生した熱が隣接セルに影響を与えて隣接のメモリセルに保存された情報を破壊または変更させない。 - 特許庁

To provide an information processor and an error information holding method for the information processor for reading error information without newly adding a nonvolatile memory, even after power source off or reset or rebooting execution and easily specifying an error cause further.例文帳に追加

電源オフまたは、リセットあるいはリブートが実行された後であっても、新規に不揮発性メモリを追加することなくエラー情報を読み出すことが可能であり、さらにエラー原因の特定を容易にすることを可能とする情報処理装置及び情報処理装置のエラー情報保持方法を提供する。 - 特許庁

This rice transplanter keeps the ON-state and the lifting state of a planting clutch 41 according to a memory stored in a storage means 50 and does not reset in the control-setting state when a ground-level float 15 keeps the state when the main switch 49 is re-on.例文帳に追加

メインスイッチ４９を再投入した際に、整地フロート１５が接地状態を維持している場合には、記憶手段５０で記憶した植付クラッチ４１の入り状態、及び、昇降制御状態を維持するように、制御設定状態のリセットを行わないようにする。 - 特許庁

The security system is so arranged that the cipher code in the memory section 33 of the display device 30 and the the reset cipher code are collated by setting the cipher code again in a cipher code setting section 12 and operating a release switch 15 and that the display element 32 is released of the display locking when they match.例文帳に追加

暗号コード設定部１２で再度暗号コードを設定し且つ解除スイッチ１５を操作することにより、表示装置３０の記憶部３３の暗号コードと再度設定した暗号コードが照合され、両者が合致すると表示部３２が表示ロックを解除される。 - 特許庁

A latch holding program data and a circuit resetting selectively data of the latch are provided in a program circuit performing program of a memory cell and program-verify, and good threshold voltage distribution can be obtained by activating the reset circuit by an output result of a sense amplifier.例文帳に追加

メモリセルのプログラムとプログラムベリファイを行うプログラム回路にプログラムデータを保持するラッチと、ラッチのデータを選択的にリセットする回路を設け、センスアンプの出力結果によってラッチリセット回路を活性化することにより、良好なしきい値電圧分布を得ることができる。 - 特許庁

The number of the setting stages of the molding condition, which operates the control shaft of an electromotive injection molding machine 1 stored in the memory 26 of a display device 24 with a touch panel, is increased by dividing a setting stage by operating a central processing circuit 25 by an operation key 27 to reset the molding condition.例文帳に追加

タッチパネル付表示器２４のメモリ２６に記憶された電動式射出成形機１の制御軸を動作させるための成形条件の設定段数を、操作キー２７で中央処理回路２５を動作させることにより設定段を分割して増加させ、前記成形条件を設定し直す。 - 特許庁

The video data signals are read from FIFO memory circuits 3-1 to 3-n according to a read clock signal, a system field signal, etc., and a read reset signal from a CLK circuit 5, pseudo synchronizing signals are added to the video data signals at a P/S circuit 6 and pseudo HDTV serial digital video signals are outputted.例文帳に追加

ＣＬＫ回路５からの読出しクロック信号、システムフィールド信号等、読出しリセット信号に従って、ＦＩＦＯメモリ回路３−１〜３−ｎから映像データ信号を読出し、Ｐ／Ｓ回路６では擬似的な同期信号を付加して、擬似ＨＤＴＶシリアルデジタル映像信号を出力する。 - 特許庁

This backup memory device 20 is provided with a battery status storing part 22 which operates by battery voltage from a battery 40 when the feeding of the main power supply from a main power supply circuit 50 is stopped and whose storage contents are reset when the battery voltage falls to prescribed voltage or below.例文帳に追加

バックアップメモリ装置２０は、主電源回路５０からの主電源の供給が停止されているときには、バッテリ４０からのバッテリ電圧によって動作し、バッテリ電圧が所定の電圧以下に降下したとき、その記憶内容がリセットされるバッテリステータス記憶部２２を備える。 - 特許庁

When a decision is made that the set information in at least one of the backup memories 24 and 26 is not up to date, a control section 27 determines which of the backup memories 24 and 26 is used, by analyzing reset occurring in the transmitter 10 and uses the set information stored to the backup memory thus determined.例文帳に追加

バックアップメモリ24, 26のうち少なくとも一方の設定情報が最新でないと判断されるときに、制御部27は、伝送装置10内に生じうるリセットについて分析して、バックアップメモリ24, 26のうち、いずれを使用するかを決定し、いずれかに記憶されている設定情報を使用する。 - 特許庁

A driving electrode 3 is arranged between a display medium layer 7 which has display memory property and a variable resistance layer 6 which varies in resistance value by light irradiation, and a reset electrode 4 and a connection electrode 4c for each pixel are arranged with the driving electrode 3 interposed between voltage division control layers 5.例文帳に追加

表示メモリ性のある表示媒体層７と、光照射によって抵抗値が変化する可変抵抗層６との間に駆動電極３を配置し、駆動電極３を分圧制御層５で挟んで画素ごとの解除電極４と接続電極４ｃとを配置する。 - 特許庁

The semiconductor device having the word line reset to a negative level when it is not selected is provided with the sequence circuit (23, 24, 26) that clamps the word line to a prescribed level until a prescribed power supply voltage applied to a memory cell connected to the word line reaches the prescribed level.例文帳に追加

非選択時に負電位にリセットされるワード線を有する半導体装置において、電源起動時、ワード線に接続されるメモリセルに供給する所定の電源電圧が所定の電位に達するまでは、ワード線を所定電位にクランプするシーケンス回路（２３、２４、２６）を具備する。 - 特許庁

A digital broadcasting transmitter includes: a Reed Solomon encoder for encoding a transmission stream to which known data is inserted; an interleaver for interleaving the encoded transmission stream; and a trellis encoding unit for trellis encoding the interleaved transmission stream using an internal memory and resetting the internal memory before the known data is trellis encoded in response to a control signal for controlling a trellis reset operation.例文帳に追加

デジタル放送送信機は、既知データの挿入された伝送ストリームをエンコーディングするリードソロモンエンコーダと、エンコーディングされた伝送ストリームをインターリービングするインターリーバと、内部メモリを用いて前記インターリービングされた伝送ストリームをトレリスエンコーディングし、トレリスリセット作業の制御のための制御信号に応じて、前記既知データがトレリスエンコーディングされる以前の時点で前記内部メモリをリセットするトレリスエンコーディング部とを含む。 - 特許庁

The method of manufacturing the memory device that has an oxide layer formed of a resistance converted material to reduce and stabilize the reset current comprises a step of, after forming a lower electrode and an oxide layer on a lower structure, irradiating one region of the oxide layer with an electric beam or ion beam.例文帳に追加

抵抗変換物質から形成された酸化層を備えるメモリ素子の製造方法において、下部構造体上に下部電極及び酸化層を形成した後、酸化層の一領域に電子ビームまたはイオンビームを照射するステップを含むリセット電流の安定化のためのメモリ素子の製造方法である。 - 特許庁

A flash memory having hierarchical bit line configuration is provided with column reset/bit line test transistor regions 4a commonly to a plurality of cell blocks 3a sharing upper layer bit lines MBL0, MBL1, etc., so that data lines DL connected with sense amplifiers can be selectively disconnected from the upper layer bit lines.例文帳に追加

階層ビット線構成を有するフラッシュメモリにおいて、上層ビット線ＭＢＬ０，ＭＢＬ１，…を共有している複数のセルブロック３ａに対して共通にカラムリセット兼ビット線テストトランジスタ領域４ａを設け、センスアンプが接続されるデータ線ＤＬを上層ビット線から選択的に切り離し得るようにした。 - 特許庁

Therefore, a CPU 21 determines that rewrite processing (A) is completed if a rewrite processing flag 23a is in a cleared state according to the reset timing determination program 61a, and performs the processing according to a new in-vehicle program 60 transferred to an in-vehicle program storage area 22b of the flash memory 22.例文帳に追加

このためＣＰＵ２１は当該リセット時判断プログラム６１ａにしたがい、書き換え実行中フラグ２３ａがクリア状態になっている場合には、書き換え処理（Ａ）が完了したと判断して、フラッシュメモリ２２の車載プログラム記憶領域２２ｂに転写された新しい車載プログラム６０にしたがい処理を実行する。 - 特許庁

A switch element (51) comprising single channel type MOS transistors are provided at the halfway of a path in which high voltage (EXWL) supplied to a memory array (10) from an external terminal when a test is transmitted, it is not necessary that supply voltage is reset without omission during a test by turning off the switch element (51) at switching a word line.例文帳に追加

テスト時に外部端子からメモリアレイ（１０）に供給される高電圧（ＥＸＷＬ）を伝達する経路の途中に単一チャネル型のＭＯＳトランジスタからなるスイッチ素子（５１）を設け、ワード線切換え時に該スイッチ素子をオフさせることでテスト中にいちいち供給電圧をリセットする必要をなくした。 - 特許庁

The television receiver of this invention is provided with a microcomputer 20 that controls setting of a receptible channel and controls monitoring of a state of the receptible channel to reset a channel when at least one channel is discriminated to be not receptible, and with a nonvolatile memory 22 that records information of the channel setting.例文帳に追加

受信可能なチャンネルを設定する制御と受信可能チャンネルの状態を監視し少なくとも１つのチャンネルを受信不可能と判定した時チャンネルを再設定する制御を行うマイコン２０と、チャンネル設定の情報を記録する不揮発性メモリ２２を具備するように構成したものである。 - 特許庁

Receiving a control command, the internal command generator circuit 102 outputs a signal INTCOM of an H level to instruct an access to a memory cell when the mask signal Cmask is at an L level, but outputs the signal INTCOM of the L level when the mask signal is at the H level because the latch circuit G4 is reset.例文帳に追加

内部コマンド発生回路１０２は、制御コマンドを受け、マスク信号ＣｍａｓｋがＬレベルのとき、メモリセルへのアクセス動作を指示する信号ＩＮＴＣＯＭをＨレベルで出力し、マスク信号ＣｍａｓｋがＨレベルのとき、ラッチ回路Ｇ４がリセットされるため、信号ＩＮＴＣＯＭをＬレベルで出力する。 - 特許庁

When an operation procedure detection register in a read protection release control part 109 is in the reset state, read to the outside of data in a nonvolatile memory block 105 is protected by an output inhibit control circuit in an external input/output control part 107, to thereby surely perform security at the ON state time of a power source.例文帳に追加

読み出し禁止解除制御部１０９の動作手順検知レジスタがリセット状態の場合に、外部入出力制御部１０７の出力禁止制御回路において不揮発性メモリブロック１０５のデータの外部への読み出しを禁止することにより、電源オン時に確実に機密保護を行う。 - 特許庁

Further, the method of driving the nonvolatile semiconductor memory device comprises a step of controlling the resistance state of the resistive element (12) by adjusting a value of current which flows to the resistive element (12) while the resistance state of the resistive element (12) changes from the reset resistance state to the set resistance state.例文帳に追加

更に、本発明の不揮発性半導体メモリ素子の駆動方法は、前記抵抗体（１２）の抵抗状態がリセット抵抗状態からセット抵抗状態に変化する途中に、前記抵抗体（１２）に流れる電流値を調節することにより、前記抵抗体（１２）の抵抗状態を制御するステップを含むことを特徴とする。 - 特許庁

The noncontact transmission device 100 includes a monitoring clock oscillator 112 for outputting a monitoring clock LF0 having a frequency lower than that of a system clock CK0; a control circuit 108; a memory 114 having information D stored to be used by the control circuit 108; and a reset circuit 116.例文帳に追加

無接点伝送装置１００は、システムクロックＣＫ０よりも周波数が低い監視用クロックＬＦ０を出力する監視用クロック発振器１１２と、制御回路１０８と、制御回路１０８が利用する情報Ｄが格納されたメモリ１１４と、リセット回路１１６とを含んで構成されている。 - 特許庁

Further, image data is displayed at a pixel of the liquid crystal panel 40 with memory effect during three scanning periods such as a correction period for correcting the alternation, a reset period for resetting the image, and a selection period for writing new image, and in the three scanning periods, the voltage to be applied between the scanning electrode and the signal electrode is made completely alternating.例文帳に追加

そして、交流化を補正する補正期間と、画面をリセットするリセット期間と、新たな画像を書き込む選択期間との３走査期間によりメモリ性液晶パネル４０の画素に画像データを表示し、その３走査期間内において、走査電極と信号電極間に印加される電圧を完全に交流化する。 - 特許庁

The CMOS image sensor comprises a current source for decreasing constant a voltage of a photo-diode node, a comparator for comparing the output of an amplifier end to a reference voltage and controlling the current source to reset a photo-diode, and a memory for storing a digital value of the reference voltage.例文帳に追加

ＣＭＯＳイメージセンサーのリセット動作時に発生するリセット雑音、検出回路の特性差により発生する固定パターン雑音、及び以前の映像信号の強度が出力信号に影響を与えるイメージラグなどをリセット電圧を制御することによって減少させ、高い信号対雑音比を得ることができる。 - 特許庁

In this synchronous type semiconductor memory element, the memory element is set by the last data strobe trailing pulse DSFP corresponding to a write-in command, and an alignment hold signal reset by a data input clock DINCLK corresponding to the write-in command is added and generated, the alignment hold signal masks an effect that the data strobe trailing pulse DSFP is applied to a data alignment part in a period in which a glitch occurs.例文帳に追加

本発明の実施形態に係る同期式半導体メモリ素子は、該当書き込みコマンドに対応する最後のデータストローブ立ち下がりパルスＤＳＦＰによってセットされ、該当書き込みコマンドに対応するデータ入力クロックＤＩＮＣＬＫによってリセットされる整列保持信号を追加生成し、前記整列保持信号は、グリッチが発生する期間において、データストローブ立ち下がりパルスＤＳＦＰがデータ整列部に印加されることをマスキングする。 - 特許庁

In interruption processing by a reset signal, when a game ball enters a normal electric accessory and a first-kind starting port switch guides out a starting signal, a numerical value is extracted from a propriety random number H1 and a probability fluctuation random number L to be used in common for preparing a left pattern at the time of starting of the starting signal and this is stored in a memory.例文帳に追加

リセット信号による割込み処理において、普通電動役物３６に遊技球が入賞し第１種始動口スイッチ３６ａが始動信号を導出すると、その始動信号の立ち上がり時に、当否乱数ＨＩＴ及び左図柄作成兼用確率変動乱数Ｌから数値を抽出してこれをメモリに格納する。 - 特許庁

A multi-interface memory card operation method comprises: a step for detecting a voltage level input from a host and generating voltage level information; a step for analyzing the voltage level information in response to a reset signal input from the host; and a step for enabling either a first interface or a second interface according to the analysis result.例文帳に追加

ホストから入力された電圧レベルを検出して電圧レベル情報を生成させる段階と、ホストから入力されたリセット信号に応答して、電圧レベル情報を解析する段階と、解析結果によって、第１インターフェースと第２インターフェースとのうち、何れか一つをイネーブルさせる段階と、を含むマルチインターフェースメモリカードの動作方法。 - 特許庁

To provide an iterative procedure for converting a structurized software object into a raw data stream and vice versa, providing for their direct transfer, using simple communication reresources such as those of an embedded computer station, and reset of the software objects or reutilisation a memory space allocated to them.例文帳に追加

本発明は、埋め込み式コンピュータステーションのリソースなどの単純な通信リソースを用いた直接的な転送を提供するような構造化ソフトウェアオブジェクトの生データストリームへの変換およびこの逆の変換のため、ならびに前記ソフトウェアオブジェクトのリセットまたはこれらに割り当てられたメモリ空間の再利用のための反復式プロシージャに関する。 - 特許庁

This synchronous semiconductor memory, which has latch circuits and an output circuit for outputting the data latched in the latch circuits and keeps the output circuit in a high impedance when the power is supplied, is provided with an internal reset output means for resetting the latch circuits at the time when data are not inputted.例文帳に追加

ラッチ回路と、前記ラッチ回路でラッチされたデータを出力する出力回路とを有する電源投入時に前記出力回路をハイインピーダンスにするようにした同期型半導体記憶装置であって、前記同期型半導体記憶装置は、データ入力時以外には、前記ラッチ回路をリセットする内部リセット出力手段を有することを特徴とする。 - 特許庁

A random number generation circuit 2 which shows a transitional response up to generation of random numbers is activated from an initial state by applying a random number generation activation signal 10 just after a reset signal 9 thereto to start random number generating operation, and fetches output data to a buffer memory 6 at a time after an end signal 15 set by an operation time setting signal 13.例文帳に追加

リセット信号９の直後の乱数発生起動信号１０が印加されることにより、乱数を発生するまでに過渡的応答を示す乱数発生回路２は、初期状態から起動して乱数発生の動作を開始し、動作時間設定信号１３により設定される終了信号１５後のタイミングでその出力データをバッファメモリ６に取り込む。 - 特許庁

Each semiconductor device 1 can be mutually connected by the controller connecting interface 20, and the semiconductor device 1 detects the input condition of a control signal group FC1 and a data bus FIOB1 according to a timing in which a reset signal CRST is released just after power supply, and whether this should be operated as an ATA controller 2 or an extended flash memory is decided.例文帳に追加

コントローラ接続インターフェースによって各半導体装置１を相互に接続することができ、半導体装置１は電源投入直後のリセット信号ＣＲＳＴの解除されるタイミングに従い制御信号群ＦＣ１およびデータバスＦＩＯＢ１の入力条件を検知しＡＴＡコントローラとして動作するか、増設用フラッシュメモリとして動作するかが決定される。 - 特許庁

The reset pulse-control circuit RSTCTL includes: a signal-output circuit SOUT which outputs a signal FLGRST on the basis of a current Ireset and a reference current Irefrst which each flow through a selected memory cell MC; and a current-holding circuit IMEM which holds a current which flows through the selected bit line or a wire electrically connected to a bit line for a predetermined time.例文帳に追加

リセットパルス制御回路ＲＳＴＣＴＬは、選択メモリセルＭＣに流れる電流Ｉｒｅｓｅｔと参照電流Ｉｒｅｆｒｓｔとに基づき信号ＦＬＧＲＳＴを出力する信号出力回路ＳＯＵＴと、所定の期間に選択ビット線又はビット線と電気的に接続されている配線に流れる電流を保持する電流保持回路ＩＭＥＭとを備える。 - 特許庁

Each semiconductor device 1 can be connected to each other by the controller connecting interface, and the semiconductor device 1 detects input conditions of a control signal group FC1 and a data bus FIOB1 according to the timing of releasing a reset signal CRST just after power-ON to determine operation as an ATA controller or operation as an extension flash memory.例文帳に追加

コントローラ接続インターフェースによって各半導体装置１を相互に接続することができ、半導体装置１は電源投入直後のリセット信号ＣＲＳＴの解除されるタイミングに従い制御信号群ＦＣ１およびデータバスＦＩＯＢ１の入力条件を検知しＡＴＡコントローラとして動作するか、増設用フラッシュメモリとして動作するかが決定される。 - 特許庁

The firmware update method records self-firmware update processes and self-diagnostic processes read from a recording medium 2 in a memory inside the drive device, further records process information which is performed before replacement or immediately before reset of the recording medium 2 or processing information to be executed next and executes the self-diagnosis of the recording medium 2 without repeating the same firmware update processing again at the time of restart.例文帳に追加

ドライブ装置内部のメモリに記録媒体２から読み取った自己ファームウェア更新手順及び自己診断手順を記録し、さらに記録媒体２の交換前またはリセット直前に行っていた処理情報または次に実行する処理情報を記録し、再起動時に再度同じファームウェア更新処理を繰り返すことなく前記記録媒体２の自己診断を実行する。 - 特許庁

In read or write operation, in a freeze releasing circuit 60 in a semiconductor memory device, when a row-act signal /ROWACT is not activated in the prescribed period decided by a trailing edge delay circuit DL10 after a chip enable-signal/CE is made an H level, a freeze reset signal /FREEZRST is outputted from a logic gate L14 after the elapse of the prescribed period.例文帳に追加

書込または読出動作時、半導体記憶装置内のフリーズ解除回路６０において、チップイネーブル信号／ＣＥがＨレベルとなったのち、後縁遅延回路ＤＬ１０にて決定される所定期間中にロウアクト信号／ＲＯＷＡＣＴが活性化されない場合、所定期間経過後に論理ゲートＬ１４からフリーズリセット信号／ＦＲＥＥＺＲＳＴが出力される。 - 特許庁

If any trouble occurs in the initial processing, a CPU is reset by the means, and the microcomputer is forcibly re-started by the program stored in the other flash memory.例文帳に追加

本発明は、上記目的を達成するため、制御装置内マイクロコンピュータ回路にプログラム格納用フラッシュメモリを2面実装してプログラムを前記両方のメモリに格納し、一方のフラッシュメモリに格納されたプログラムで起動し、前記イニシャル処理手順が正常に進行しているかどうかを監視する手段を設け、イニシャル処理に障害が発生した場合は、前記手段からＣＰＵにリセットをかけ、強制的に他方のフラッシュメモリに格納されたプログラムにて再起動させるようにする。 - 特許庁