「mos process」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To provide a thin-film transistor which has high mobility, low threshold voltage and less variations by lowering the capture level of a semiconductor layer formed by a low-temperature process as well as MOS boundary.例文帳に追加

低温プロセスで形成した半導体層およびＭＯＳ界面の捕獲準位を低減せしめ、高移動度、低しきい値電圧でなお且つバラツキの少ない薄膜トランジスタを実現する。 - 特許庁

This charge pump circuit is provided with a means for biasing the substrate potential of a MOS transistor M2 for control so that a forward current may not flow substantially to a parasitic diode DP1 throughout the all process of charge operation.例文帳に追加

チャージポンプ動作の全過程を通じて、寄生ダイオードDp1に実質的に順方向電流が流れないように、制御用ＭＯＳトランジスタＭ２の基板電位をバイアスする手段を設ける。 - 特許庁

To shorten the time required for wiring at automatic pattern layout design of a semiconductor integrated circuit, and to prevent an MOS transistor from being damaged by the effect of a process antenna.例文帳に追加

半導体集積回路の自動パターンレイアウト設計時において、配線作業時間を短縮するとともに、プロセス・アンテナ効果によるＭＯＳトランジスタへのダメージ防止を実現する。 - 特許庁

To provide a semiconductor device which can be highly integrated enough through a simple manufacturing process and functions as a high-dielectric-strength MOS transistor.例文帳に追加

簡便な製造工程で、高集積化を十分に図ることができる高耐圧ＭＯＳトランジスタとして機能し得る半導体装置及びその製造方法を提供することを目的とする。 - 特許庁

In this case, the doping of the p-type impurity to a gate electrode 108b is conducted in the same process as the doping of the p-type impurity to a gate electrode 108c of a p-type MOS transistor 109c.例文帳に追加

その際、Ｐ型不純物のゲート電極１０８ｂへの導入は、Ｐ型ＭＯＳトランジスタ１０９ｃのゲート電極１０８ｃへの導入と同一の工程において行う。 - 特許庁

To achieve a method of manufacturing semiconductor device for forming a fuse element having small variation in resistance value without dividing a silicidation process between an MOS transistor and an HBT (heterojunction bipolar transistor).例文帳に追加

シリサイド化の工程をＭＯＳトランジスタ及びＨＢＴと別けることなく、抵抗値のばらつきが小さいヒューズ素子を形成する半導体装置の製造方法を実現できるようにする。 - 特許庁

To provide a mos transistor and its manufacturing method that prevent current leak, can secure larger process margin at the time of adjusting an off-current, and realize a more stable element by the same width between gate lines as the conventional one.例文帳に追加

本発明の目的は、電流漏れを防止し、オフ電流の調節にあたってより大きな工程マージンを確保できる、モストランジスタ及びその製造方法を提供することにある。 - 特許庁

This method is provided with a process for removing an etching damaged layer 11 which occurs in a source/drain formation region when dry- etching the first thick oxide film 9 of the high breakdown strength MOS transistor.例文帳に追加

高耐圧ＭＯＳトランジスタの厚い第１の酸化膜９をドライエッチングする際にソースドレイン形成領域に発生したエッチング・ダメージ層１１を除去するための工程を設ける。 - 特許庁

To provide a MOS-type solid-state image pickup device where the picture quality of a light receiving part can be made high and the performance of a peripheral circuit part can be improved concurrently with a simple process and constitution.例文帳に追加

簡単な工程および構成により、受光部の高画質化と周辺回路部の性能向上とを両立させることのできるＭＯＳ型固体撮像装置を提供する。 - 特許庁

To minimize channeling of impurity and diffusion of a gate impurity which arise in the process for activation and implantation of impurity ion.例文帳に追加

不純物イオンの注入及び活性化の過程で生じる不純物のチャネリング及びゲート不純物の拡散現象を最小化するに適したデュアルゲートMOSトランジスタの製造方法を提供する。 - 特許庁

A positioning mark is formed in a wiring surface side of a silicon substrate by appropriating an active region or a gate electrode used in a MOS transistor preparation process, for example, for stepper positioning in a manufacturing process of a backside illumination type CMOS image sensor.例文帳に追加

裏面照射型ＣＭＯＳイメージセンサの製造工程において、ステッパ合わせを行うために、例えばＭＯＳトランジスタ作成工程で用いる活性領域またはゲート電極を流用してシリコン基板の配線面側に位置合わせマークを形成する。 - 特許庁

In a process forming the MOS device on the main face of a silicon wafer, before wafer processing by the process device (an etching device, an ashing processing device, a sputter device and a CVD device) using the plasma, an insulating film is previously formed on the wafer rear face and reduces damage to the device caused by the process device using the plasma.例文帳に追加

シリコンウェハ主面にＭＯＳデバイスを形成するプロセスにおいて、プラズマを用いるプロセス装置（エッチング装置、アッシング処理装置、スパッタ装置、ＣＶＤ装置）によるウェハ加工前に、予めウェハ裏面に絶縁膜を形成しておき、プラズマを用いるプロセス装置起因によるデバイスヘのダメージを低減する。 - 特許庁

To prevent insulation failures due to an antireflection film, and allow the antireflection film to remain until the time of spacer formation, and prevent damages on an MOS transistor and a capacitative element in an etching process, at spacer formation in a semiconductor device having the capacitative element and the MOS transistor, and a method for manufacturing this device.例文帳に追加

容量素子とＭＯＳトランジスタとを有する半導体装置及びその製造方法において、反射防止膜による絶縁不良を防止するとともに、スペーサ形成時まで反射防止膜を残し、スペーサ形成時のエッチング工程においてＭＯＳトランジスタ及び容量素子にダメージを与えることを回避する。 - 特許庁

To provide an amplitude expanding circuit and an amplitude compressing circuit capable of composing MOS transistors with a CMOS block without the need for using a Bipolar-CMOS process in spite of a circuit configuration employing the MOS transistors and expanding and compressing an amplitude level with excellent linearity and distortion characteristics at a low cost.例文帳に追加

ＭＯＳトランジスタを用いた回路構成であるにも拘わらず、Ｂｉ−ＣＭＯＳプロセスを使用することなくＣＭＯＳブロックとの複合化が可能であり、低コストでリニアリティー及び歪特性が良く、振幅レベルの伸長及び圧縮が可能な振幅伸長回路及び振幅圧縮回路を提供する。 - 特許庁

To provide a semiconductor device where highly accurate analog ICs are formed by mounting perfect depletion high speed MOS transistors and high breakdown strength MOS transistors mixedly on an SOI substrate while reducing the cost by enhancing strength against ESD breakdown, preventing cracking in the dicing process and enhancing the positioning accuracy of trimming.例文帳に追加

ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載し、高精度なアナログＩＣが形成された半導体装置を、ＥＳＤ破壊に強く、またダイシング工程での割れ欠けなどを防止し、さらに、トリミングの位置決め精度を高くすることでコストダウンを可能にする形で提供する。 - 特許庁

Gates of adjacent MOS transistors for composing a current mirror are connected to each other directly by polycrystalline silicon, and a fuse connected to a substrate is connected to a gate, thus relieving the influence of the charges on the gates of the adjacent MOS transistors for composing the current mirror circuit during in-process.例文帳に追加

カレントミラーを構成する隣合うＭＯＳトランジスタのゲート同士を、直接多結晶シリコンを用いて接続し、基板に接続されたヒューズをゲート部に接続することで、インプロセス中でカレントミラー回路を構成する隣り合うＭＯＳトランジスタのゲートが受けるチャージの影響を同量に緩和させることを特徴とする。 - 特許庁

To provide a radio wave receiver for a radio controlled clock, which has an AGC circuit in which a gain is changed from low gain to high gain even in a C-MOS process and a noise is reduced.例文帳に追加

電波時計用の電波受信装置において、Ｃ−ＭＯＳプロセスでも低ゲインから高ゲインまで広い範囲でゲイン変化することができ、低ノイズなＡＧＣ回路を有する電波受信装置を提供する。 - 特許庁

To use a conventional production process, and simultaneously to apply stress strain on a pMOS in the channel direction and tensile stress to an nMOS in the channel direction, to realize increase in both-MOS currents.例文帳に追加

従来の製造プロセスを用いつつ、ｐＭＯＳにはチャネル方向に圧縮応力をｎＭＯＳにはチャネル方向に引っ張り応力を印加出来るようにして両ＭＯＳ電流の増加を図る。 - 特許庁

To provide a method of manufacturing a partial SOI substrate, whereby complete depletion type MOS transistors can be formed in the SOI structure and silicide process is easy to apply.例文帳に追加

ＳＯＩ構造部分に完全空乏型ＭＯＳトランジスタを形成することができるとともに、サリサイドプロセスを容易に適用できる部分ＳＯＩ基板の製造方法を提供することを目的とする。 - 特許庁

The resistance electrodes 131, 132, formed in the same width as that of gate electrodes 117, 118 in the same process as the gate electrodes 117, 118, are formed and resistance values of these resistance electrodes are the same as the on-state resistances of the MOS transistors 111, 112.例文帳に追加

この抵抗電極１３１，１３２は、ゲート電極１１７，１１８と同等な層幅に同一の工程で形成し、抵抗値をＭＯＳトランジスタ１１１，１１２のオン抵抗と同等とする。 - 特許庁

To prevent dispersion in the threshold voltage of an MOS transistor which is to be caused by outward diffusion of impurities in polycrystalline silicon, generated in the manufacturing process of a semiconductor device having a CMOS structure.例文帳に追加

ＣＭＯＳ構造の半導体装置の製造工程において生じる、多結晶シリコン中の不純物の外方拡散が要因とされるＭＯＳトランジスタでのしきい値電圧のばらつきを防止する。 - 特許庁

Thereafter, a MOS transistor and a capacitor are formed by injecting impurities into the semiconductor substrate (S105, S106), then a hydrogen sintering process is carried out as an interface level reduction treatment (S107).例文帳に追加

その後、半導体基板に不純物を注入する等してＭＯＳトランジスタとキャパシタを形成した（Ｓ１０５，Ｓ１０６）後、界面準位低減処理としての水素シンタリングを行う（Ｓ１０７）。 - 特許庁

To form an electric field alleviating layer without adding a manufacturing process, while raising breakdown voltage of a LOCOS offset drain-type MOS transistor by alleviating an electric field of the LOCOS oxide film end.例文帳に追加

ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタのＬＯＣＯＳ酸化膜端の電界を緩和し耐圧を向上させると共に、電界緩和層を工程追加することなく形成する。 - 特許庁

To provide a lateral MOS transistor that is manufactured without adding any manufacturing process and reduces electric current concentration on a source-electrode side of a Locos oxide film, and to provide a method of manufacturing the same.例文帳に追加

製造工程を追加せずに作製可能で、Ｌｏｃｏｓ酸化膜のソース電極側の電界集中を緩和した横型ＭＯＳトランジスタ及びその製造方法を提供することを課題とする。 - 特許庁

To provide a method with which only the quality of semiconductor silicon wafers can be evaluated by properly setting conditions for manufacturing MOS capacitors and conditions of TDDB measurement, when MOS capacitors are formed on a semiconductor silicon wafer and to provide a method for controlling the process of their manufacturing, by feeding back the results obtained by the evaluating method to the manufacturing process of semiconductor silicon wafers.例文帳に追加

半導体シリコンウェーハにＭＯＳキャパシタを形成する際のＭＯＳキャパシタの作製条件およびＴＤＤＢ測定条件を適切に設定することにより、半導体シリコンウェーハの品質のみを評価することができる方法を提供し、この評価方法により得られた結果を半導体シリコンウェーハの製造工程にフィードバックしてその製造工程を管理する方法を提供する。 - 特許庁

To obtain an alignment mark used for alignment of a mask pattern in a semiconductor device manufacturing process, in which high diffraction efficiency and alignment of high accuracy can be obtained, even if a conductive film is as thick as a gate electrode film whose thickness is determined by the process conditions of a MOS semiconductor device.例文帳に追加

半導体装置の製造工程におけるマスクパターンの位置合わせに使用するアライメントマークにおいて、ＭＯＳ半導体装置のプロセス条件より決定されるゲート電極膜と同一の導電膜の膜厚でも、高い回折効率を得、高精度のアライメントを可能にする。 - 特許庁

The manufacturing method of a semiconductor device comprises a process (a) for heating a silicon substrate with an MOS transistor structure at 320 to 480° inside a treatment chamber and a process (b) for depositing Co whereto Ti of 0.3 to 2.0 at% is added on the heated silicon substrate.例文帳に追加

半導体装置の製造方法は、（ａ）ＭＯＳトランジスタ構造を備えたシリコン基板を処理室内で３２０℃〜４８０℃の温度に加熱する工程と、（ｂ）前記加熱したシリコン基板上にＴｉを０．３ａｔ％〜２．０ａｔ％添加したＣｏを堆積する工程と、を含む。 - 特許庁

To provide a semiconductor device having an N-type MOS transistor for ESD protection, which suppresses an off-state leakage current and has a satisfactory ESD protection function, without increasing the process steps and the footprint.例文帳に追加

工程の増加や占有面積の増加もなくオフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。 - 特許庁

To form a capacitor in which capacitance per unit volume is large, voltage dependence is low, and the absolute level is a MOS transistor level only by adding a mask in a process of manufacturing a BicMOS-type semiconductor device.例文帳に追加

ＢｉＣＭＯＳ型半導体装置のプロセスにおいて、マスクを一枚追加するだけで単位体積あたりの容量値が大きく、電圧依存性が小さく、絶対段差はＭＯＳトランジスタレベルの容量を形成する。 - 特許庁

The method for manufacturing the semiconductor device having the MOS structure where the gate insulating film with thickness of 100 nm or thicker is formed by LPCVD process on the surface of a region containing boron as a dopant element.例文帳に追加

不純物元素としてボロンを含有する領域の表面に、１００ｎｍ以上の厚さのゲート絶縁膜がＬＰＣＶＤ法により形成されるＭＯＳ構造を有する半導体装置の製造方法とする。 - 特許庁

To permit formation through the appropriation of an MOS process and secure a sufficient collector current, in reference to a horizontal bipolar transistor having a structure optimum for forming the same on an SOI substrate.例文帳に追加

この発明は、ＳＯＩ基板上に形成するうえで好適な構造を有する横型バイポーラトランジスタに関し、ＭＯＳプロセスの流用による形成を可能とし、かつ、十分なコレクタ電流を確保することを目的とする。 - 特許庁

To make easiness of gradation expression in a video signal line drive circuit and application of video signal voltage suitable for a pixel circuit compatible in an organic EL display device of which the pixel circuit is formed by a MOS process.例文帳に追加

画素回路がＭＯＳプロセスで形成された有機ＥＬ表示装置において、映像信号線駆動回路における階調表現の容易性と、画素回路に適した映像信号電圧印加を両立させる。 - 特許庁

If a failure is found in a threshold or the like of the normal MOS transistor 10a, the value is compared with the threshold or the like of the native transistor 10b, thereby easily determining whether the cause exists in the channel doping process.例文帳に追加

通常のＭＯＳトランジスタ１０ａの閾値等に異常があった場合に、その値とネイティブトランジスタ１０ｂの閾値等とを比較することで、その原因がチャネルドープ工程に有るか否かを容易に判断することができる。 - 特許庁

To provide a jitter detecting circuit having an output independent of irregularities of the current, capacity and resistance by a MOS(metal oxide semiconductor) process and obtaining a sufficient output voltage even for a high-frequency input.例文帳に追加

本発明は、ＭＯＳプロセスによる電流、容量、抵抗のばらつきに出力が依存せず、さらに高周波の入力に対しても十分な出力電圧を得ることのできるジッタ検出回路を提供する。 - 特許庁

To provide a high breakdown voltage MOS transistor having a low concentration diffusion layer which overlaps a region near the end of a gate electrode in a self-alignment process manner and works as a field alleviating layer, and to provide a method of manufacturing it.例文帳に追加

ゲート電極の端部近傍領域に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法を提供することを目的とする。 - 特許庁

To provide a high-voltage C-MOS element and a method of manufacturing the same which can simplify a process and reduce manufacturing cost by eliminating the need for forming another mask for forming a photo align key.例文帳に追加

実施例は、フォトアラインキー形成のために別途のマスクを形成する必要がないので、工程を単純化して、製造費用を節減することができる高電圧シーモス素子及びその製造方法を提供する。 - 特許庁

To increase the proportion occupied by polysilicon with respect to the entire chip surface, i.e., its numerical aperture, and prevent the gate electrode of a MOS transistor from thinning in its etching process, to obtain a desired gate electrode width.例文帳に追加

チップ全面に占めるポリシリコンの割合、つまりポリシコンの開口率を上げ、ＭＯＳトランジスタのゲート電極のエッチング工程においてゲート電極の細りを防止して、所望のゲート電極の幅が得られるようにする。 - 特許庁

To provide a semiconductor device where highly accurate analog ICs are formed by mounting perfect depletion high speed MOS transistors and high breakdown strength MOS transistors mixedly on an SOI substrate while reducing the cost by enhancing strength against ESD breakdown, preventing cracking in the dicing process and enhancing the positioning accuracy of trimming.例文帳に追加

ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載し、高精度なアナログＩＣが形成された半導体装置を、ＥＳＤ破壊に強く、またダイシング工程での割れ欠けなどを防止し、さらに、トリミングの位置決め精度を高くすることでコストダウンを可能にする形で提供することである。 - 特許庁

In this TTL strobe light control device, a control part 6 includes at least either a logarithm compression part 4 including a parasitic bipolar transistor 7 due to the production process of a complementary MOS integrated circuit formed on a common semiconductor substrate or an index extension part 5 including an MOS transistor 8 actuated in a sub threshold area.例文帳に追加

本発明のＴＴＬストロボ調光装置では、制御部６が、共通の半導体基板上に形成された相補型ＭＯＳ集積回路の製造プロセスに起因する寄生バイポーラトランジスタ７を含む対数圧縮部４と、サブスレッショルド領域で作動するＭＯＳトランジスタ８を含む指数伸長部５の少なくともいずれか一方を含むことを特徴とする。 - 特許庁

After a first thermal-oxidation film 10 is formed by a first thermal process on a first transistor formation region, where a first MOS transistor of high threshold voltage is formed and a second transistor formation region where a second MOS transistor of low threshold voltage is formed, a CVD oxide film 11 is laminated over it.例文帳に追加

高しきい値電圧の第１ＭＯＳトランジスタを形成するための第１トランジスタ形成領域１と、低しきい値電圧の第２ＭＯＳトランジスタを形成するための第２トランジスタ形成領域２との上に、第１回目の熱処理を行なって第１の熱酸化膜１０を形成した後、その上にＣＶＤ酸化膜１１を積層する。 - 特許庁

To provide a semiconductor device with a MOS structure capable of solving problems such as fermi-level pinning, gate electrode depletion, and diffusion phenomena; and capable of appropriately adjusting (controlling) a threshold voltage by using a material suitable for respective gate electrodes of the MOS structure with different threshold voltages by a more simplified manufacturing process.例文帳に追加

本発明は、フェルミレベルピニング、ゲート電極空乏化、拡散現象等の各問題を解決することができ、より簡略化した製造プロセスにより、閾値電圧が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値電圧を適切に調整（制御）することができる、ＭＯＳ構造を有する半導体装置を提供する。 - 特許庁

To provide a semiconductor device including an LDMOS transistor and a scaled MOS transistor actualized through a minimum number of process steps as compared with conventional manufacturing methods, and to provide a method of manufacturing the same.例文帳に追加

本発明は、従来の製造方法と比較し、ＬＤＭＯＳ及び微細ＭＯＳトランジスタを最小限のプロセス工程数で実現可能な半導体装置及びその製造方法を提供する事を目的とするものである。 - 特許庁

To provide a composite MOS transistor circuit which allows an apparent threshold voltage as seen from a first gate to be electronically set in a wide range to equivalently perform a continuous operation without needing other excessive processes than the standard CMOS process.例文帳に追加

標準的なＣＭＯＳプロセス以外の余分なプロセスを必要とせずに、第１ゲートから見たみかけの閾値電圧を広範囲に電子的に設定でき、等価的に連続動作をする複合ＭＯＳトランジスタ回路を提供する。 - 特許庁

Prior to formation of a silicide in the gate 102 and drain-source regions 108, 110 of a MOS device 100, exposed reactive silicon regions 112, 114, 116 covered with a metal are subjected to reactive plasma cleaning process.例文帳に追加

ＭＯＳデバイス１００のゲート１０２及びドレーン／ソース領域１０８、１１０内にシリサイドを形成するに先だって、金属に覆われ反応する露出されたシリコン領域１１２、１１４、１１６は、反応性プラズマ洗浄プロセスを受ける。 - 特許庁

To provide a semiconductor memory device in which operation margin of a sense amplifier can be improved by canceling variation of a manufacturing process of threshold voltage of a MOS transistor and property variation of a single-ended sense amplifier due to temperature dependency.例文帳に追加

ＭＯＳトランジスタの閾値電圧の製造プロセスの変動や温度依存性によるシングルエンドセンスアンプの特性変動をキャンセルすることができ、以って、センスアンプの動作マージンを向上させることができる半導体記憶装置を提供する。 - 特許庁