「n-word」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

Moreover, the memory cells MC (m, n+1) and MC (m+1, n+1) have the magnetic tunnel junction elements MR3 and MR31 respectively connected with the word lines WLn+1 at the one end, and connected respectively with the bit lines BLm and BLm+1 at the other end of the magnetic tunnel junction elements MR3 and MR31.例文帳に追加

また、メモリセルＭＣ（ｍ，ｎ＋１）およびＭＣ（ｍ＋１，ｎ＋１）は、ワード線ＷＬｎ＋１にそれぞれの一方端が接続された磁気トンネル接合素子ＭＲ３およびＭＲ３１を有し、磁気トンネル接合素子ＭＲ３およびＭＲ３１のそれぞれの他方端は、ビット線ＢＬｍおよびＢＬｍ＋１に接続されている。 - 特許庁

To enable word retrieval without changing the main body of index prepared for the unit of (n) characters and making adverse efficiency in conventional character string retrieval as well document data described in plural languages having various features in descriptions.例文帳に追加

表記上の特徴が異なる複数の言語によって記述された文書データにおいて、ｎ文字単位で作成される索引（インデックス）本体には手を加えることなく、かつ、従来の文字列検索も効率を悪化させずに、単語検索を実現する。 - 特許庁

A well potential control part 13 drops N well potential or raises power supply potential of P channel field effect transistors M1 and M2 of a memory cell MC in the timing when the potential of a word line WL shifts to a low level from a high level in a writing cycle.例文帳に追加

ウェル電位制御部１３は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行するタイミングでメモリセルＭＣのＰチャンネル電界効果トランジスタＭ１、Ｍ２のＮウェル電位を下降または電源電位を上昇させる。 - 特許庁

At this timing, it judges whether a change rate Np of a total number of documents N exceeds a predetermined threshold level or not (step S11), and in case the change rate Np exceeds the threshold level, concerning all of selected words, word weight values are collectively recalculated (step S12).例文帳に追加

この際、全文書数Ｎの増減率Ｎｐが所定の閾値を上回るか否かを判定し（ステップＳ１１）、増減率Ｎｐが閾値を上回る場合、抽出されている単語の全てについて、単語重み値を一括して再計算する（ステップＳ１２）。 - 特許庁

In a reference information creation part 10, an inter-sentence N gram analysis part 13 specifies a preceding word group in which words(preceding words) which appear in a sentence (i-1) in an existing text are gathered by sentence units and words (following words) which appear in a sentence (i), and stores association information in a dictionary DB 21.例文帳に追加

参照情報作成部１０において、文間Ｎグラム解析部１３が、既存の文章において文（ｉ−１）に出現する各単語（先行語）を文単位でまとめた先行語群と、文（ｉ）に出現する各単語（後続語）とを特定し、辞書ＤＢ２１に対応付け情報を格納しておく。 - 特許庁

In the case a prescribed error state is detected, for example, errors are recognized more than N-times, etc., when the user performs speech recognition processing, a panel is outputted to urge the user to register the word notation, reading, and pronunciation notation, and to utter the corresponding speech.例文帳に追加

ユーザが音声認識処理を行なうに際し、認識エラーがＮ回を超えた場合等所定のエラー状態を検出した場合には、ユーザに単語表記、読み、発音表記を登録し、対応する音声を発声することを促すパネルを出力する。 - 特許庁

When the encoding/decoding system performs encoding, the common RS encoder/decoder 404 generates a parity code constituted of 2T-pieces of symbols by using the generated polynomial of an RS code and outputs a code word constituted of N-pieces of symbols.例文帳に追加

符合化／復号化システムが符号化を行っているとき、共用ＲＳエンコーダ／デコーダ４０４はＲＳコードの生成多項式を用いて２Ｔ個のシンボルからなるパリティ・コードを生成し、Ｎ個のシンボルからなるコードワードを出力する。 - 特許庁

In a redundant row decoder 4 of a DRAM, plural N channel MOS transistors 31a, 32a receiving a pre-decoding signal X0 allotted to word lines WL corresponding to each gate are connected in series between one side of terminals of each fuse (e.g. 30a) and a line of a ground potential GND.例文帳に追加

ＤＲＡＭの冗長行デコーダ４において、各ヒューズ（たとえば３０ａ）の一方端子と接地電位ＧＮＤのラインとの間に、各々ゲートがともに対応のワード線ＷＬに割当てられたプリデコード信号Ｘ０を受ける複数のＮチャネルＭＯＳトランジスタ３１ａ，３２ａを直列接続する。 - 特許庁

A memory cell array 100 is provided with m rows and n columns of ferroelectric memory cells M00 to M77, bit lines BL0 to BL7 and BLb0 to BLb7 arranged in a row direction, and word lines WL0 to WL7 and plate lines PL0 to PL7 arranged in a column direction.例文帳に追加

メモリセルアレイ１００には、ｍ行ｎ列の強誘電体メモリセルＭ００〜Ｍ７７と、行方向に配置されたビット線ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７と、列方向に配置されたワード線ＷＬ０〜ＷＬ７およびプレート線ＰＬ０〜ＰＬ７とが設けられる。 - 特許庁

This circuit is composed of a data analysis unit group 3 for outputting a most stable bit position by detecting a signal wider than a designated effective width out of N-bit data and a selection deciding unit group 5 for selecting a bit position within a designated allowable jitter range by using a mask word for decision.例文帳に追加

Ｎビットデータから、指定した有効幅以上の信号を検出し、最も安定したビット位置を出力するデータ解析ユニット群３と、判定用マスクワードを使用し、指定したジッタ許容範囲内でビット位置を選択する選択判定ユニット群５とで構成する。 - 特許庁

A 1st decoder 71 computes N or more most likelihood solutions and their likelihoods (score) by using a speech feature quantity extracted by a feature quantity extraction part 2, a phoneme HMM stored in a sound model storage part 3, and a word 2-gram model stored in a language model storage part 4.例文帳に追加

第１のデコーダ７１は、特徴量抽出部２で抽出された音声特徴量、音響モデル記憶部３に記憶された音素ＨＭＭ、言語モデル記憶部４に記憶された単語２−ｇｒａｍモデルを用いて、Ｎ個以上の最尤解及びその尤度（スコア）を演算する。 - 特許庁

Floating gate and control gate word lines (WL_0 through WLN) are formed orthogonally in a drain-source-drain structure and two arrays (13, 15 and 14, 16) of storage cells having a shared source region are set.例文帳に追加

フローティング・ゲート及びコントロール・ゲート・ワード線（ＷＬ_0乃至ＷＬ_N）を、ドレインーソースードレイン構造に直交して形成し、そして共有されたソース領域を有する蓄積セルを二つの列（１３、１５及び１４、１６）を設定する。 - 特許庁

The sound reproduction device 10 is provided with a trigger monitor site 12 that monitors an input of a trigger signal TG_n, a plurality of sound output sites 21_n which are asynchronous with each other for reproducing a sound signal and outputting it, and a word clock generator 14 for generating a clock in the unit of words.例文帳に追加

音声再生装置１０は、トリガ信号ＴＧ_ｎの入来を監視するトリガ監視サイト１２と、音声信号を再生して出力する互いに同期が確保されていない複数の音声出力サイト２０_ｎと、ワード単位でクロックを生成するワードクロック生成器１４とを備える。 - 特許庁

Acoustic featured values time series X are extracted 11 by analyzing an input speech; a likelihood of this time series X is calculated from an acoustic model and a language model and high order N-pieces of word string hypotheses are retrieved 12; and what the speaker intends to tell is represented by co-occurrence of words being spoken.例文帳に追加

入力音声を分析して音響特徴量時系列Ｘを抽出し（１１）、この時系列Ｘについて、音響モデルと言語モデルにより尤度が計算され、上位Ｎ個の単語列仮説を探索し（１２）、発声者の伝えようとした意図として、発話中の単語の共起によって表わす。 - 特許庁

In the ECC code generation, a matrix table column value, corresponding to bit position of a data logical value "1", is XORed per bit in the row direction, and the resulting m-bit value is defined as the ECC code, which is then appended to the data to generate an m+n bit code word.例文帳に追加

ＥＣＣコードの生成において、データの論理値“１”のビット位置に対応する前記行列テーブルの列の値を行方向のビット毎に排他的論理和を採り、これによって得られたｍビットの値をＥＣＣコードとし、データにＥＣＣコードを付加してｍ＋ｎビットの符号語を生成する。 - 特許庁

For example, in a case of a many-valued logic NAND type flash memory provided with the ECC circuit in which an allowable bit number n per page is made to 4 bits, at the time of data write operation, write loop is repeated while stepping up a word-line voltage.例文帳に追加

たとえば、１ページあたりの許容ビット数ｎが４ビットとされたＥＣＣ回路を備える多値論理のＮＡＮＤ型フラッシュメモリの場合、データ書き込み動作時に、ワード線の電圧をステップアップしながら書き込みループを繰り返す。 - 特許庁

This transistor (MPX) is independently controlled by a control signal (DECENB) separate from the control signals (AB-0 to AB-n) of the word line driving factor circuits, and has both functions of through-current prevention by timing adjustment and peak current prevention by limiting the current.例文帳に追加

このトランジスタ（ＭＰＸ）は、ワード線駆動用要素回路の制御信号（ＡＢ-０〜ＡＢ-ｎ）とは別の制御信号（ＤＥＣＥＮＢ）によって独立に制御され、タイミング調整による貫通電流防止機能と、電流制限によるピーク電流の低減機能の双方を有する。 - 特許庁

This memory comprises a plurality of memory cells 12 including a diode 11, a plurality of bit lines 9; and an n-type impurity region 21 which is allocated to cross the bit line 9, and functions as a cathode line and a word line 10 of the diode 11 included in the memory cell 12.例文帳に追加

このメモリは、ダイオード１１を含む複数のメモリセル１２と、複数のビット線９と、ビット線９と交差するように配置され、メモリセル１２に含まれるダイオード１１のカソードおよびワード線１０として機能するｎ型不純物領域２１とを備えている。 - 特許庁

After a specific word line WLi is selected by an address signal ADR and the stored contents of each memory cells 1i,j (i=1 to n) are inputted to a sense amplifier 3j through each bit line BLj, a sense start signal SLB is made 'L'.例文帳に追加

アドレス信号ＡＤＲで特定のワード線ＷＬｉが選択され、各メモリセル１_ｉ，ｊ（ｊ＝１〜ｎ）の記憶内容が各ビット線ＢＬｊを通してセンスアンプ３_ｊに入力された後、センス開始信号ＳＬＢが“Ｌ”になる。 - 特許庁

In this case, more N type MOS transistors are used as compared with before, the programming operation can be performed without controlling the voltage level of the counter electrode of the anti-fuse element since only voltage levels of word line WLi and bit line BLj are controlled and the counter electrode (second electrode) of the anti-fuse element AF is grounded.例文帳に追加

この場合、従来よりもＮ型ＭＯＳトランジスタが多いが、ワード線ＷＬｉ、ビット線ＢＬｊの電圧レベルだけを制御して、アンチヒューズ素子ＡＦの対極（第２極）は接地されているため、アンチヒューズ素子ＡＦの対極の電圧レベルを制御することなく、プログラム動作を実行することができる。 - 特許庁

To provide an integrated circuit apparatus and electronic equipment in which control of P type and N type MOS transistors constituting a transfer gate connected to a memory cell at the time of reading and erasing modes and programming can be changed to secure breakdown voltage and a sub-word line decoder which can be reduced in area is mounted.例文帳に追加

耐圧確保のために、リード及び消去モードとプログラム時とで、メモリセルに接続されたトランスファーゲートを構成するＰ型及びＮ型ＭＯＳトランジスタの制御を変更でき、かつ、小面積化を達成できるサブワード線デコーダを搭載した集積回路装置及び電子機器を提供すること。 - 特許庁

This data low density parity check (LDPC) encoding method comprises a step for defining a first M×N parity check matrix, a step for generating a second parity check matrix having M×M triangle part matrix based on the first parity check matrix, and a step for mapping the data to the LDPC code word based on the second parity check matrix.例文帳に追加

データの低密度パリティ検査（ＬＤＰＣ）符号化の方法に、第１のＭ×Ｎパリティ検査行列を定義するステップと、第１パリティ検査行列に基づいて、Ｍ×Ｍ三角部分行列を有する第２パリティ検査行列を生成するステップと、第２パリティ検査行列に基づいてデータをＬＤＰＣ符号語にマッピングするステップとが含まれる。 - 特許庁

Data entered from an input data line DIN is written via write selectors WSLC1... and a write bit line WBITI into a memory cell where column select signals CA1.. are at H levels among memory cells CELL (1, n)... of a row selected by write word lines WWL1... .例文帳に追加

ライトワードラインＷＷＬ１…によって選択された行のメモリセルＣＥＬＬ（１，ｎ）…のうち、カラムセレクト信号ＣＡ１…がＨレベルのメモリセルには、入力データラインＤＩＮから入力されたデータがライトセレクタＷＳＬＣ１…およびライトビットラインＷＢＩＴ１を介して書き込まれる。 - 特許庁

To provide a magnetoresistance RAM (MRAM) of a simple structure by forming a cell array by forming a cell having a simple structure and a small cell size by storing two or more data, by coupling an MTJ (Magnetic Tunnel Junction) between a word line and a P-N diode and further coupling a plurality of cells in a NAND type between a bit line and a cell plate.例文帳に追加

ワードラインとＰ−Ｎダイオードとの間にＭＴＪ（ＭａｇｎｅｔｉｃＴｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を結合して２つ以上のデータを記憶させ、構造が簡単でセルサイズが小さいセルを具現し、さらに、ビットラインとセルプレートとの間に複数個のセルをＮＡＮＤ型に連結してセルアレイを具現することにより、簡単な構造の磁気抵抗ラム（ＭＲＡＭ）を具現する。 - 特許庁

To improve reliability for discrimination of read-out data and to increase integration density of a ferroelectric memory having many bit lines, plate electrode lines and word lines being perpendicular to each bit line, and having many unit cells connected to each line in M×N arrangement and each consisting of a transistor and a capacitor.例文帳に追加

多数本のビットライン、各ビットラインに垂直なプレート電極ラインとワードラインを有し、Ｍ×Ｎ配列で各ラインに接続されトランジスタとキャパシターからなる多数の単位セルを有する強誘電体メモリにおいて、読み出されるデータの判定信頼性を高め且つ高集積化を図る。 - 特許庁

The SIMD type arithmetic operation having N units of processors capable of operating in parallel, is characterized by having a means for allowing a plurality of element processors operating in parallel to encode image signal consisting of a plurality of pixels, and a means for composing a code word obtained by the means to a consecutive bit string are provided.例文帳に追加

Ｎ個の並列動作可能なプロセッサーを有するＳＩＭＤ型演算手段において、複数の並列に動作する要素プロセッサー夫々に複数の画素から成る画像信号の符号化を行わせる手段と、該手段で得られた符号語を連続したビット列に結合する手段を有する事を特徴とする。 - 特許庁