「output data buffer」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

When appropriate, old data are deleted from a data buffer 18, the output data acquired in this time are added thereto (S27), the reference point is estimated to make the distance from the output values equal (S29), and it is determined whether a radius distance between the estimated reference point and an circumference formed by the respective output values is appropriate as the earth magnetism size (S30).例文帳に追加

妥当である場合は、データバッファ部１８から古いデータを削除し今回取得した出力データを加え（Ｓ２７）、それら出力値からの距離が等しくなる基準点を推定し（Ｓ２９）、その推定された基準点と各出力値が形成する円周との半径距離が地磁気サイズとして妥当か判定する（Ｓ３０）。 - 特許庁

When data DIN received at the output buffer shifts from a low level to a high level, a transistor (TR) 20 is turned off and a NOR circuit 17 generates a signal HP at a high level synchronously with a low level signal DY delayed by a delay circuit 16, then a TR 19 turns to be conductive and the output buffer 10 outputs data at a high level.例文帳に追加

出力バッファ１０に入力されるデータＤ_INがローレベルからハイレベルに遷移すると、トランジスタ２０をＯＦＦさせた後、ディレイ回路１６によって遅延されたローレベルの信号ＤＹに同期して否定論理和回路１７がハイレベルの信号ＨＰを生成するので、トランジスタ１９がＯＮとなり、ハイレベルのデータが出力バッファ１０から出力される。 - 特許庁

A task priority managing part 153 acquires information about the amount of the low level output data stored in the buffer from the buffer information acquisition part 154, and determines the priorities of the processing of the low level detecting part and the processing of the low level detecting part on the basis of the information about the amount of the stored low level output data.例文帳に追加

タスク優先度管理部１５３は、予め設定された時間間隔で、バッファ情報取得部１５４からバッファに蓄積されたローレベル出力データの量に関する情報を取得し、蓄積されたローレベル出力データの量に関する情報に基づいて、ローレベル検出部の処理とハイレベル検出部の処理の優先度を決定する。 - 特許庁

If the function block FB to be called is assigned to other task, the function block FB and the program of the calling origin are assigned to the specified task respectively, output data for the function block FB is copied to a buffer, the function block FB inputs the data from a buffer, and the output of the function block FB is copied to a variable on the program.例文帳に追加

呼び出すファンクションブロックＦＢが他のタスクに割りつけられているとき、このファンクションブロックＦＢとその呼び出し元のプログラムとをそれぞれ指定されたタスクに割りつけると共に、ファンクションブロックＦＢへの出力データをバッファにコピーし、ファンクションブロックＦＢは、このバッファからデータを入力し、ファンクションブロックＦＢの出力を、プログラム上の変数にコピーする。 - 特許庁

The conducting period controller 123 makes accumulation drive time of the output buffer 2 and accumulation drive time of dummy buffers 101 and 111 to be the same by making the output '1' during a period corresponding to number of '1' data included in a data signal DQ.例文帳に追加

導通期間制御部１２３は、データ信号ＤＱに含まれる ‘１’データの個数に相当する期間、出力を‘１’にすることにより、出力バッファ２の累積駆動時間とダミーバッファ１０１および１１１の累積駆動時間が同じになるようにする。 - 特許庁

This semiconductor integrated circuit has: an external output buffer (20) allowing the changeover of the driving ability of output; a storage circuit (21) rewritably holding control data for changing over the driving ability; and a control logic circuit (22) for initializing the control data held by the storage circuit.例文帳に追加

出力の駆動能力を切り換え可能な外部出力バッファ（２０）と、前記駆動能力を切り換えるための制御データを書き換え可能に保持する記憶回路（２１）と、記憶回路が保持する制御データを初期化するための制御論理回路（２２）とを有する。 - 特許庁

The image processor is provided with a comparator 108 that detects error data caused when a gray level matrix replaces a multi-value error spread output value with an output binary dot pattern and stores the detected error to a storage error buffer 104 that stores error data by multi-value error spread.例文帳に追加

多値誤差拡散出力値を濃度マトリックスにより出力２値ドットパターンに置き換えた場合に発生する誤差データを検出する比較器１０８を設け、検出した誤差を、多値誤差拡散による誤差データを蓄積する蓄積誤差バッファ１０４に格納する。 - 特許庁

The gradation voltage generating device includes: a source buffer enable adjusting register 17 wherein an enable width corresponding to RGB gradation data is stored; a source buffer enable control circuit 21 that outputs a control voltage having the enable width stored in the source buffer enable adjusting register 17; and a source buffer 15 that generates a gradation voltage OUTn on the basis of the control voltage output from the source buffer enable control circuit 21.例文帳に追加

ＲＧＢデータの階調に対応したイネーブル幅が記憶されたソースバッファイネーブル調整レジスタ１７と、このソースバッファイネーブル調整レジスタ１７に記憶されたイネーブル幅を有する制御電圧を出力するソースバッファイネーブル制御回路２１と、このソースバッファイネーブル制御回路２１から出力された制御電圧によって階調電圧ＯＵＴｎを生成するソースバッファ１５と、を具備する。 - 特許庁

An output buffer circuit 110 is provided with an inverter 112, that inverts the output data from an internal circuit 20 and outputs the inverted data to an intermediate node ni, a gate connected to the intermediate node ni, and output transistors(TRs) QP1, QN1, QN2, QN3, that are connected in series between a power wire 80 and a ground wire 90.例文帳に追加

出力バッファ回路１１０は、内部回路２０からの出力データを反転して中間ノードｎｉに出力するインバータ１１２と、中間ノードｎｉと接続されるゲートを有し、電源配線８０と接地配線９０との間に直列に接続される出力トランジスタＱＰ１，ＱＮ１，ＱＮ２，ＱＮ３を備える。 - 特許庁

Input voltage of external data is clamped by a clamp circuit 11 to be output voltage V1 and outputted as output voltage Vo to a signal output terminal VOUT through a buffer composed of serially connected two inverter circuits U1 and U2.例文帳に追加

外部データの入力電圧Ｖｉがクランプ回路１１でクランプされて出力電圧Ｖ１となり、直列に接続された２つのインバータ回路Ｕ１，Ｕ２からなるバッファを介して、出力電圧Ｖｏとして信号出力端子ＶＯＵＴへ出力される。 - 特許庁

While compressed image data are decompressed, the decompressed image data at a portion corresponding to a preset cut-out area in the resulting image data is cut and output in order by block for temporary storage in a block buffer section by block.例文帳に追加

圧縮画像データを伸張しつつ、得られる伸張画像データのうち、あらかじめ設定される切り出し領域に相当する部分の伸張画像データを切り出してブロックごとに順に出力し、ブロックバッファ部にブロック単位で一時記憶する。 - 特許庁

Data transferred to the data line pairs DBa and DBb are alternately transferred to a data line pair RDB by transfer gates 50 and 51 for every one period of the clock CLK, amplified by a read-amplifier 25 and outputted to an input output buffer 27.例文帳に追加

データ線対ＤＢａ，ＤＢｂに転送されたデータはトランスファゲート５０，５１によってクロックＣＬＫの１周期ごとに交互にデータ線対ＲＤＢに転送され、リードアンプ２５によって増幅され入出力バッファ２７へ出力される。 - 特許庁

Data transferred to the pair of data line DBa, DBb are transferred alternately to a pair of data line RDB for each one period of the clock CLK by transfer gates 50, 51, amplified by a read-amplifier 25 and outputted to an input/output buffer 27.例文帳に追加

データ線対ＤＢａ，ＤＢｂに転送されたデータはトランスファゲート５０，５１によってクロックＣＬＫの１周期ごとに交互にデータ線対ＲＤＢに転送され、リードアンプ２５によって増幅され入出力バッファ２７へ出力される。 - 特許庁

The control part 50 makes the track buffer 30 store GOP or VOBU of which the backward reproduction is performed and makes the MPEG decoder 40 output the image data in a state that the image data are stored.例文帳に追加

制御部５０は、トラックバッファ３０に逆方向再生すべきＧＯＰまたはＶＯＢＵを記憶させ、かつ、これらの画像データを記憶させた状態で画像データをＭＰＥＧデコーダー４０に出力させるものである。 - 特許庁

This image processor is adapted to temporarily store image data inputted in a line-base format in the buffer memory 160 with a capacity smaller than the image data capacity for one image and output them in a block interleave format.例文帳に追加

ラインベース形式で入力された画像データを、１画像分の画像データ容量よりも小さい容量のバッファメモリ１６０に一時記憶させブロックインターリーブ形式で出力する本画像処理装置である。 - 特許庁

The output pixel data of a rounding circuit 104 are stored in the buffer memory 100, and at the time of the arithmetic processing of the pixel data transferred through the feedback bypass route, the rounding arithmetic errors are prevented from being accumulated.例文帳に追加

バッファメモリ（１００）には丸め回路（１０４）の出力画素データが格納されるが、フィードバックバイパス経路を転送される画素データの演算処理時においては、丸め演算誤差が累積されるのを防止することができる。 - 特許庁

Further a second control section selects the image data to be output in every main scanning coordinate of the image data of a plurality of lines stored in the line buffer of multiple steps from information relating to the correction.例文帳に追加

また、第２制御部は、前記補正に関する情報に基づいて前記複数段のラインバッファに格納されている複数ラインの画像データの中から、主走査座標ごとに出力する画像データを選択する。 - 特許庁

Either a first portion or a second smaller portion of data retrieved from a storage array is loaded into a data buffer in accordance with a prefetch mode selection, and then output from a memory device via a signaling interface.例文帳に追加

記憶アレイからリトリーブされたデータの第１の部分またはより小さな第２の部分のどちらかが、プリフェッチモード選択に従ってデータバッファにロードされ、次に、信号インタフェースを介してメモリ装置から出力される。 - 特許庁

According to the result of the arithmetic circuit 26, the selection circuit 32 selects the digital audio signal, output from the expansion processing circuit 28 when there is no error mixed, the data stored in the data buffer 30, when there is an error mixed.例文帳に追加

回路３２は、回路２６の判定結果に従い、エラーが混入していない時には回路２８の出力ディジタルオーディオ信号を、エラーが混入している時には補間データバッファ３０に記憶されるデータを選択する。 - 特許庁

When the plotting processing is ended to the sub-bands arranged in a main scanning direction, the bit map data generated by each sub- band are read from the band buffer memory 7 as line unit data, and outputted to an output control part 10.例文帳に追加

主走査方向に並ぶサブバンドについて描画処理が終了したら、サブバンドごとに生成されたビットマップデータをライン単位のデータとしてバンドバッファメモリ７から読み出し、出力制御部１０に出力する。 - 特許庁

The data recording and reproducing apparatus 20 comprises: a demodulation circuit 38 for demodulating data reproduced from a disk 10; a buffer memory 42 for receiving a demodulation output via an error correction decoding circuit 40; and a control section 35 for controlling them.例文帳に追加

ディスク１０より再生されたデータを復調する復調回路３８と、復調出力がエラー訂正復号化回路４０を介して供給されるバッファメモリ４２と、その制御部３５とで構成される。 - 特許庁

To provide a detector, which is matched with the output of video display data precisely with the time stamp relating to the video display data and then efficiently uses a compression video buffer memory in the decoder.例文帳に追加

本発明は、ビデオディスプレイデータの出力をビデオディスプレイデータと関連するタイムスタンプと精密に整合させ、それによってデコーダ内の圧縮ビデオバッファメモリを効率的に使用することを可能としたデコーダを提供している。 - 特許庁

An input control means 21 is provided with a data group detection means to employ the point of the data group for the address storage opportunity of an address management means 24, the grasp of buffer storage completion with an output control means 25 and the like.例文帳に追加

入力制御手段２１は、データ群検知手段を有し、データ群の区切りをアドレス管理手段２４のアドレス格納契機、出力制御手段２５でのバッファ格納完了把握等に使用する。 - 特許庁

The data signals outputted from the data shift part 14 are outputted by mutually shifted by the 1/8 period of the input clock signal 16 as data signals 18-1-18-4 on respective signal lines of the data bus 18 via an output buffer 15 and transmitted to the host device.例文帳に追加

データシフト部１４から出力されたデータ信号は、出力バッファ１５を経由して、データバス１８の各信号線上にデータ信号１８−１〜１８−４として相互に入力クロック信号１６の１／８周期ずつシフトして出力され、上位装置に送出される。 - 特許庁

A control section 14 assigns the buffer memory used for processing to one plane (page) of image data in the case of performing the input processing of the image data from a scanner section 11 or the like or the output processing of the image data to a printer section 12 or the like, and controls the flow of the image data to be revisable for each image plane.例文帳に追加

制御部１４は、スキャナ部１１等からの画像データの入力処理や、プリンタ部１２等への画像データの出力処理を実行する際に、その処理で使用するバッファメモリを画像データの一面（ページ）ごとに割り当てて、画像データの流れを一面ごとに変更可能に制御する。 - 特許庁

Storage of data packets transmitted from user terminals 11 to 14 and arrived at via a relay transmission line and an input line to an input line or output line buffer memory 4 or 5 in a node 3 of a network 2 is controlled depending on the occupancy rate set by the contract and the data packets stored in the output line buffer memory 5 are transmitted to an output line by the round robin method.例文帳に追加

ユーザ端末１１〜１４から送信され、中継伝送路から入力回線を介して到着するデータパケットのネットワーク２のノード３における入力回線用、または出力回線用バッファメモリ４，５への格納を、前記契約により設定された占有率により制御し、出力回線用バッファメモリ５に格納されたデータパケットをラウンドロビン方式により出力回線に送出する。 - 特許庁

To provide a packet processing unit that controls its output packet number per unit time to be a threshold or lower, so as to reduce aborted packets by a post-stage packet processing unit and effectively utilizes a buffer memory by minimizing data quantity stored in the buffer memory.例文帳に追加

パケット処理装置から単位時間当たりに出力されるパケット数をある閾値以下になるように制御して後段のパケット処理装置でのパケット廃棄を減らし、かつバッファメモリに溜まるデータ量を最小にしてメモリの有効活用を図る。 - 特許庁

A delay control part 210 and a delay control part 220 which transmit control signals ZRDHO, ZRDLO for making data output from a data output circuit 240 at different time in response to the order of data to be outputted when performing the burst readout of the data of a memory array 100, are provided in an IO buffer 150.例文帳に追加

メモリセルアレイ１００のデータをバースト読出しする際、データ出力回路２４０からデータを出力させるための制御信号ＺＲＤＨ０および制御信号ＺＲＤＬ０を、出力されるデータの順番に応じて、異なる伝播時間で伝達する遅延制御部２１０と遅延制御部２２０とを入出力バッファ１５０内に設ける。 - 特許庁

An output control circuit 21 converts a matching error data pattern to the corresponding normal data pattern by comparing sent-out data inputted to a buffer 18 with error pattern data in the pattern memory 17 by a pattern check circuit 19 and sends them from a data output signal line 25, and also sends a control signal indicating that from a control signal line 26 at the same time.例文帳に追加

出力制御回路２１は、パターンチェック回路１９によるバッファ１８に入力された送出データとパターンメモリ１７内のエラーデータパターンとの比較により、一致したエラーデータパターンを、対応した正常データパターンに変換してデータ出力信号線２５から送出すると共にその旨を表す制御信号も同時に制御信号線２６から送出する。 - 特許庁

When a command for recording a still image is received at an operation input section 25, a control section 26 selects a buffer memory 21 for storing image data corresponding to the motion picture displayed at a display section 16 among three buffer memories 21, and supplies an output select signal indicative of that buffer memory 21 to a selector 22.例文帳に追加

制御部２６は、操作入力部２５により静止画像の記録の指令が受け付けられたときに、表示部１６に表示されている動画像に対応する画像データを記憶するバッファメモリ２１を、３つのバッファメモリ２１の中から選択し、そのバッファメモリ２１を表す出力選択信号をセレクタ２２に供給する。 - 特許庁

Since a trace buffer control part 23 temporarily stores a trace packet generated by the trace information from the trace detection part 21 in a trace buffer 17 and a trace data output part 24 reads the trace information from the trace buffer 17 and supplies an emulator 13 with it, the emulator 13 stores the trace information in a trace memory 13a.例文帳に追加

トレースバッファ制御部２３は、トレース検出部２１からのトレース情報より生成されたトレースパケットをトレースバッファ１７に一時的に記憶し、トレースデータ出力部２４がトレースバッファ１７からトレース情報を読み出してエミュレータ１３に供給するので、エミュレータ１３がトレース情報をトレースメモリ１３ａに記憶する。 - 特許庁

Since data inputted into the terminal 1 of the input/output circuit 10 is outputted from the terminal 2 via an output circuit 223 from an input buffer 13 and a gate control part 22 of an input/output circuit 20, the input/output circuits 10 and 20 can be tested through program processing without going through the internal bus B.例文帳に追加

そして、入出力回路１０の端子１に入力されたデータが入力バッファ１３および入出力回路２０のゲートコントロール部２２のセレクタ２２２から出力回路２２３を介して端子２から出力されるので、プログラム処理による内部バスＢを介することなく入出力回路１０，２０のテストが可能になる。 - 特許庁

An output circuit 10 comprises a latch circuit 11 latching the data synchronizing with a clock, a phase difference adjusting circuit 12 which can adjust difference between a rise phase and a fall phase of an output of the circuit 11 responding to a control signal, and an output buffer 13 to which an output of the circuit 12 is supplied.例文帳に追加

出力回路１０はクロックに同期して上記データをラッチするラッチ回路１１と、回路１１の出力の立ち上がり位相と立ち下がり位相の差を制御信号に応答して調整可能な位相差被調整回路１２と、回路１２の出力が供給される出力バッファ回路１３とからなる。 - 特許庁

The game situation is discriminated by a package voice data reading part 101, package voice data corresponding to the relevant game situation are read out of a package voice data storage part 51, the read package voice data are sent into a queue buffer 52 by a queuing executing part 102, and the package voice data sent into the queue buffer 52 are outputted from a speaker 23 as voice by an output processing part 103.例文帳に追加

パッケージ音声データ読出部１０１は、ゲーム状況の判断を行い、当該ゲーム状況に対応付けられているパッケージ音声データをパッケージ音声データ記憶部５１から読み出し、キューイング実行部１０２は、読み出されたパッケージ音声データをキューバッファ５２に送り込み、出力処理部１０３は、キューバッファ５２に送り込まれたパッケージ音声データをスピーカ２３から音声として出力する。 - 特許庁

Image data of PC 91 to 93 connected through a network 15 by a data transmitting and receiving part 4 transmitting or receiving data through a network 15 are received, image data of a composite picture is made by a CPU 5 and one out of image data of PC 91 to 93 or any one of image data of the composite picture is selected and is written in a frame buffer for output.例文帳に追加

ネットワーク１５を介してデータを送信または受信するデータ送受信部４でネットワーク１５を介して接続されたＰＣ９１〜９３の画像データを受信し、ＣＰＵ５で合成画面の画像データを作成し、ＰＣ９１〜９３の画像データのうち一つ、または合成画面の画像データのいずれかを選択して出力用フレームバッファ６に書き込む。 - 特許庁

The output buffer 3 has a selector 20 on the front stage, and has the variable resistance part 12 in its on resistor, the inversion circuit 22 can select a signal to be input in an output buffer 6 by selector logic, inverts a data signal, and adjusts the pre-emphasis amount of a tap by a select signal of the selector logic.例文帳に追加

出力バッファ３は、前段にセクレタ２０を有し、オン抵抗に可変抵抗部分１２を有しており、反転回路２２は、セレクタ論理により出力バッファ６に入力する信号を選択可能で、データ信号を反転し、そして、セレクタ論理のセレクト信号により、タップのプリエンファシス量を調整する。 - 特許庁

A buffer control circuit 31 has a logic circuit for stopping the operation of the differential input buffer 43 with an H-level signal SUSP, while the USB controller 16 sends L-level signals DPOEZ and DMOEZ enabling data output to the output buffers 41A and 41B, when receiving the signals.例文帳に追加

バッファ制御回路３１は、ＵＳＢコントローラ１６から出力バッファ４１Ａ，４１Ｂにデータの出力を有効にするＬレベルの信号ＤＰＯＥＺ，ＤＭＯＥＺが送られている間、当該信号を受けて、Ｈレベルの信号ＳＵＳＰにより差動入力バッファ４３の動作を停止させる論理回路を有する。 - 特許庁

To perform redundant switching without instantaneous outage of data communication in an ATM exchanging device to perform scheduling control of cell outputs which mutually differ from each output queue regarding switching of a redundant system switch without instantaneous outage and switching of redundant cell buffer without instantaneous outage in the ATM exchanging device of output buffer type.例文帳に追加

出力バッファ型のＡＴＭ交換装置における無瞬断冗長系スイッチ切替え及び無瞬断冗長セルバッファ切替えに関し、各出力キューで各々異なるセル出力のスケジューリング制御を行うＡＴＭ交換装置において、データ通信の瞬断無しに冗長切替えを行う。 - 特許庁

Then, an up/down counter circuit 52 controls an output buffer size on the basis of the compared result of the voltage comparator circuit 51 synchronously with the system clock CK and in a specified operating state such as read, write or Nop activating an OE signal, an updating control register circuit 53 updates output buffer size data.例文帳に追加

そして、アップ／ダウンカウンタ回路５２は、システムクロックＣＫに同期して、電圧比較回路５１の比較結果に基づいて出力バッファサイズを制御し、更新制御レジスタ回路５３は、ＯＥ信号が活性化するリードやライトあるいはノップ（Ｎｏｐ）といったの特定のオペレーティング状態になると、出力バッファサイズデータを更新する。 - 特許庁

A signal corresponding at least to display data is outputted to a computer side transmission circuit 21 for output via a bus line 19 of a computer and a central processing unit 14 of the computer writes data corresponding to the signal to a buffer memory 31 of the computer side transmission circuit 21 for output.例文帳に追加

少なくとも表示用データに対応する信号は、コンピュータのバスライン１９を介してコンピュータ側出力用伝送回路２１に出力され、その信号に対応するデータはコンピュータの中央処理装置１４によりコンピュータ側出力用伝送回路２１のバッファメモリ３１に書き込まれる。 - 特許庁

The optical data link 1 includes: a serial communication interface for serial communication with the host device; a mounting detection terminal for detecting whether the optical data link 1 is mounted on the host device; and an output buffer 6, which changes the output level of the mounting detection terminal to High or Low.例文帳に追加

光データリンク１は、ホスト機器とシリアル通信するためのシリアル通信インタフェースと、光データリンク１がホスト機器に実装されたか否かを検知するための実装検知端子と、実装検知端子の出力レベルをＨｉｇｈ又はＬｏｗに切り替える出力用バッファ６とを備える。 - 特許庁

A processing unit of compression processing and extension processing by a compression/extension circuit 43 is set to the predetermined number of lines that can be stored in input image data buffer memories 421, 422 and output image data buffer memories 451, 452, compressed data are divided for the processing unit, and compression processing and extension processing are separately and alternately performed repeatedly.例文帳に追加

圧縮伸長兼用回路４３による圧縮処理と伸長処理の処理単位が、入力画像用データバッファメモリ４２１，４２２と出力画像用データバッファメモリ４５１，４５２に記憶可能な画像データの所定ライン数に設定され、圧縮データが処理単位で分割されて圧縮処理と伸長処理とが別々でかつ交互に繰り返し処理される。 - 特許庁

To provide a semiconductor memory device in which the timing of the readout/write operation of a data signal can be controlled precisely without being affected by fluctuation in a power-supply voltage due to the operation of an output buffer.例文帳に追加

出力バッファの動作による電源電圧変動の影響を受けずに正確にデータ信号の読出／書込のタイミング制御ができる半導体記憶装置を提供する。 - 特許庁

The multicast MPEG data received by respective reception parts 26 are temporarily stored in a receiving buffer 28 and read one after another by a multicast output part 40 according to a display schedule 24.例文帳に追加

各受信部２６により受信されたマルチキャストＭＰＥＧデータを、一旦、受信バッファ２８に格納し、マルチキャスト出力部４０で、表示スケジュール２４に応じて順次読み出す。 - 特許庁

A signal divided into a plurality of segments respectively having a prescribed data length B is read out from a CBR buffer 105, storing the CBR signal, for each constant interval T, and is output.例文帳に追加

そして、ＣＢＲ信号を格納するＣＢＲバッファ１０５から一定間隔Ｔ毎に所定のデータ長Ｂを有する複数のセグメントに分割した信号を読み出し出力させる。 - 特許庁