「output data buffer」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

In case the output buffer to the transmission line has no margin when the radar equipment outputs the distances and speeds (step 1000), the equipment preferentially outputs the distance to and speed of a moving target of which data have been outputted last time than the distances and speeds of other targets (step 1004).例文帳に追加

このとき、伝送路への出力バッファに余裕がないとき（ステップ１０００）、移動物標で（ステップ１００４）、かつ、前回データを出力した物標を他に優先して出力する。 - 特許庁

To attain the output of readout data in a short time in a nonvolatile memory device on which a large capacity of buffer memory is loaded for controlling a nonvolatile memory large in write-in unit.例文帳に追加

書き込み単位の大きな不揮発性メモリを制御するために容量の大きなバッファメモリを搭載した不揮発性記憶装置において、短時間での読み出しデータの出力を実現する。 - 特許庁

The data output buffer of this invention switches its operation mode even if a separate special mode selection signal is not provided, and can also be achieved with a markedly simple configuration.例文帳に追加

本発明のデータ出力バッファでは、従来の技術のモード選択信号が別途に提供されなくても、周期に応じて動作モードが変換され、また、著しく簡単な構成で実現できる。 - 特許庁

The respective thinning filters 9 perform a product-sum operation to the image data inputted from the line buffer 5 by using the sent filter coefficients for thinning, process the filter and output the image signals of R, G and B.例文帳に追加

各補間フィルタ９はラインバッファ５から入力する画像データを送られた補間用フィルタ係数を使って積和演算を行いフィルタを処理しＲ，Ｇ，Ｂの画像信号を出力する。 - 特許庁

At the time of read-out in a normal mode, real data RD1 and RD2 given in parallel are transmitted to an output buffer circuit synchronizing with PS conversion control signals PSCLK 1, PSCLK2, respectively.例文帳に追加

通常モードのリード時には、パラレルに与えられるリアル・データＲＤ１、ＲＤ２をそれぞれＰＳ変換制御信号ＰＳＣＬＫ１、ＰＳＣＬＫ２に同期させて出力バッファ回路に伝送する。 - 特許庁

To provide an image processor for processing image data every unit of tile images which suppresses the required buffer size for generating output tiles and reduces the complexity of a process sequence.例文帳に追加

画像データをタイル画像単位で処理する画像処理装置において、出力タイル生成に必要なバッファサイズを削減するとともに、処理シーケンスの複雑度を低減させた画像処理装置を提供すること。 - 特許庁

In this semiconductor integrated circuit device, a first image data interface section 110 is disposed in an electrode region 210 and in an input/output buffer region 220 provided along a first side 230 of a semiconductor chip 200.例文帳に追加

第１の画像データインターフェース部１１０は半導体チップ２００の第１の辺２３０に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置される。 - 特許庁

The output image data of a TV read-out port 7 are inputted to a TV read-out buffer 13 also, and at this time, after they are made a TV signal of a standard system of an NTSC system, etc., to be outputted to a terminal 15.例文帳に追加

ＴＶ読み出しポート７の出力画像データは、ＴＶ読み出しバッファ１３にも入力され、ここで、ＮＴＳＣ方式等の標準方式のＴＶ信号とされた後、端子１５へ出力される。 - 特許庁

Then, information indicating residual quantity of data which is received from the external equipment 20, accumulated in the buffer means 12a, 12b, and not yet output is informed to the external equipment 20.例文帳に追加

この制御手段１１により、外部機器２０から受信してバッファ手段１２ａ，１２ｂに蓄積され未だ出力されていないデータの残量を指示する情報を外部機器２０に通知する。 - 特許庁

If the voice part is present for less than 30 m/sec in the period T2, a part of the non-voice part is added to every voice part, and data for 30 m/sec are written into the output buffer.例文帳に追加

期間Ｔ２で有音部分が３０ｍ秒分未満しか存在しないときには、有音部分の全てに無音部分の一部を付加して、３０ｍ秒分のデータを出力バッファに書き込む。 - 特許庁

At the time, simultaneously, the MPEG stream to be recorded in the hard disk as mentioned above is read from the buffer memory 106, a data expansion processing is performed in a decoder 116 and output video signals SV2 are generated.例文帳に追加

このとき同時に、バッファメモリ１０６より、上述したようにハードディスクに記録されるＭＰＥＧストリームを読み出し、デコーダ１１６でデータ伸長処理をして出力ビデオ信号ＳＶ２を生成する。 - 特許庁

Second and third image transfer parts 15, 16 buffer the pieces of image data simultaneously output from the pixel number conversion part 14 and transmit DREQs to a transfer control part 17 according to a buffering state.例文帳に追加

第２及び第３の画像転送部１５、１６は、画素数変換部１４から同時出力された画像データをバッファリングし、バッファリングの状態に応じてDREQを転送制御部１７に送出する。 - 特許庁

The level shift circuit 12 converts the output data signal received from a terminal IN into a signal with the amplitude of the VDD2 and gives the signal to a push-pull circuit consisting of NMOS transistors(TRs) 14, 15 of a main buffer section 2.例文帳に追加

レベルシフト回路１２では端子ＩＮから入力した出力データ信号をＶＤＤ２振幅の信号に変換してメインバッファ部２のＮＭＯＳ１４，１５からなるプッシュプル回路に入力する。 - 特許庁

An image processor which performs rotation processing for input image data from an image input portion 12 to generate and output a rotated image from an image output portion 15 secures a buffer of irreducible size needed for the rotation processing according to the angle of rotation of the rotated image in an input buffer portion 13.例文帳に追加

画像入力部１２からの入力画像データに対して回転処理を施して回転画像を生成して画像出力部１５から出力する画像処理装置において、制御部１１による制御の下に、回転画像の回転角度に応じて回転処理に必要な最小限のサイズのバッファを入力バッファメモリ部１３に確保する。 - 特許庁

The packet data switch 20 temporarily stores a packet to a common share buffer memory, links storage positions of the buffer including a packet of the same destination to generate a retrieval sequence and transmits the packets from an optional input port 21 to a designated output port 23 in the same sequence as that at the reception.例文帳に追加

パケットデータスイッチは一時的にパケットを共有バッファメモリに記憶し、同一のあて先のパケットを含むバッファの記憶位置をリンクして検索用シーケンスを形成し、パケットを任意の入力ポートから指示された出力ポートに受信時と同一の順序で送信する。 - 特許庁

A buffer management section 14 manages the sizes of the areas in the storage section 15 so that the areas have a ring-like list structure every block, and changes the list structure based on a buffer reconstruction determination condition, thereby dynamically changing the sizes of the areas during input/output of the stream data.例文帳に追加

バッファ管理部１４は、記憶部１５における領域のサイズに関し、ブロック単位にリング状のリスト構造となるように領域を管理し、バッファ再構築判定条件を元にリスト構造を変更することでストリームデータの入出力中に領域のサイズの変更を動的に行う。 - 特許庁

A buffer circuit of a CMOS configuration is connected between an output node N2 of a flip-flop circuit of a CMOS configuration and a 2nd bit line BL_R for reading data, and also a pair of control nodes N5, N6 of the buffer circuit is connected to a pair of word lines WL, /WL, respectively.例文帳に追加

ＣＭＯＳ構成のフリップフロップ回路の出力節点Ｎ２とデータ読み出し用の第２ビット線ＢＬ＿Ｒとの間にＣＭＯＳ構成のバッファ回路を接続するとともに、バッファ回路の一対の制御節点Ｎ５，Ｎ６を一対のワード線ＷＬ，／ＷＬにそれぞれ接続する。 - 特許庁

A DMAC 13 monitors the address from the output circuit 12 in a fixed interval, and when the leading address of a memory region #2 of an input buffer 14 is reached, the DMAC 13 controls a bus arbiter 15 to start to write new data from the top of a memory region #1 of the input buffer 14.例文帳に追加

ＤＭＡＣ１３は出力回路１２からのアドレスを一定間隔で監視しており、これが入力バッファ１４のメモリ領域＃２の先頭のアドレスに達したときは、ＤＭＡＣ１３がバスアービタ１５を制御して入力バッファ１４のメモリ領域＃１の先頭から新規データを書き込み始める。 - 特許庁

When the CPU gains access to a peripheral device connected to the high order 16-bit side of the data bus, the state of each buffer is on-off controlled according to a bus control signal, to thereby replace the high order 16-bit side of the input/output data with the low order 16-bit side thereof.例文帳に追加

ＣＰＵがデータバスの上位１６ビット側に接続された周辺デバイスにアクセスするとき、バス制御信号により各バッファの状態をオンオフ制御し、入出力データの上位１６ビット側と下位１６ビット側とを入れ換える。 - 特許庁

The frame buffer controller 105, the memory address generator 107 and a display data controller 108 operate the attribute value of an image positioned on a display position by operation using the parameter to compose a display image plane, and output display data.例文帳に追加

フレームバッファコントローラ１０５、メモリアドレスジェネレータ１０７および表示データコントローラ１０８は、前記パラメータを用いた演算により当該表示位置に位置する画像の属性値を演算して表示用画面を構成し、表示データを出力する。 - 特許庁

The character extracting portion reads from the buffer memory, the data of the photographed image output from the signal processing portion, and extracts characters included in the photographed image before the data of the photographed image are discarded without being recorded into the nonvolatile memory.例文帳に追加

文字抽出部は、信号処理部から出力された撮影画像のデータをバッファメモリから読み出すとともに、不揮発性メモリに記録されることなく撮影画像のデータが破棄される前に撮影画像に含まれる文字を抽出する。 - 特許庁

On the way of reading, a CPU 37 receiving a memory near full interrupt of a buffer memory from an SiBC 35 outputs a stop operation signal of the sensor running body and a signal DATA-CTL with an input of an LSYNC from an NIPU 33 just after the reception of the interrupt, and shuts an LGATE to interrupt image data output.例文帳に追加

読み取り途中、ＳｉＢＣ３５からのバッファメモリのメモリニアフル割込みにより、ＣＰＵ３７はＮＩＰＵ３３からの直後のLSYNC入力によりセンサ走行体の停止動作とDATA_CTLを送り、LGATEを閉じ画像データ出力を中断する。 - 特許庁

An address calculation device calculates addresses in an output buffer that receives coded data of each split image plane on the basis of the quantity of the coded data corresponding to one image plane of a received moving picture signal stored in 1st-6th code storage device.例文帳に追加

アドレス計算器は、第一〜第六の符号蓄積器に蓄積された入力動画像信号の一画面分に相当する符号化データの量に基づき、前記各分割画面の符号化データが供給される出力バッファ内のアドレスを計算する。 - 特許庁

A light receiving element of an image pickup section 18 placed corresponding to a color filter of a color separation filter CF of a digital still camera 10 receives a light, an A/D converter section 20 converts an obtained image pickup output into image digital data and a buffer memory 22 stores the image data.例文帳に追加

ディジタルスチルカメラ10は、色分解フィルタCFの色フィルタに対応して配設されている、撮像部18の受光素子で受光し、得られた撮像出力をA/D 変換部20手段でディジタル信号の画像データに変換し、バッファメモリ22に画像データを記憶する。 - 特許庁

The sampling rate converter is provided with a buffer (203) which captures input data, a sampling rate converter core (201) for converting the sampling rate of its output data, and a sampling rate conversion control section (202) which can control sampling conversion of the sampling rate converter core.例文帳に追加

入力データを取り込むバッファ（２０３）と、その出力データのサンプリングレートを変換するためのサンプリングレートコンバータコア（２０１）と、上記サンプリングレートコンバータコアにおけるサンプリングレート変換を制御可能なサンプリングレート変換制御部（２０２）とを設ける。 - 特許庁

A clock frequency in response to an increase in the contents reproduction speed is set high and a system clock outputs a variable clock signal to each of processing sections such as a data storage section, a decode section, a buffer control section, an output control section, and an output display section for executing data processing associated with the contents reproduction processing.例文帳に追加

コンテンツ再生速度の上昇に応じてクロック周波数を高く設定して、システムクロックから出力し、システムクロックの出力する可変クロック信号をコンテンツ再生処理に関するデータ処理を実行する各処理部、例えば、データ記憶部、デコード部、バッファ制御部、出力制御部、出力表示部の各々に入力する。 - 特許庁

The latch circuit 14 latches data only when it receives the identical pulse 13, and transmits it to an output circuit 9, while the buffer circuit 15 connects the output circuit 9 electrically with a relay contact 10 to an object to be controlled only when it has received the signal from the AND circuit 5, and performs a control output.例文帳に追加

ラッチ回路１４は照合一致パルス１３を受信した時のみデータをラッチして出力回路９に送信し、バッファ回路１５は上記ＡＮＤ回路５からの信号を受信した時のみ出力回路９と制御対象へのリレー接点１０とを電気的に接続して制御出力を行う。 - 特許庁

The latch circuits 2 and 3 respectively and temporarily hold serial data signals D+ and D- from an internal circuit 1 on the basis of a latch control signal LAT from a control circuit 4 in a normal mode, and output the signals with the phases of the signals made to be the same to the output buffer circuits 8 and 9.例文帳に追加

ラッチ回路２，３は、通常モード時は、それぞれ制御回路４からのラッチ制御信号ＬＡＴに基づいて、内部回路１からのシリアルデータ信号Ｄ＋，Ｄ−を一時的に保持し、それらの位相を揃えて出力バッファ回路８，９に出力する。 - 特許庁

A residual signal is output from a linear prediction result of a linear prediction coding part 150 to each sampling data, and the output residual signal is coded by a Huffman coding processing part 200 and is accumulated in the buffer 300.例文帳に追加

そして、各サンプリングデータに対して、線形予測符号化部１５０の線形予測結果から残差信号が出力されて、ハフマン符号化処理部２００によってこの出力された残差信号に対して符号化が行われたものがバッファ３００に蓄積される。 - 特許庁

An output buffer 22 selects a mode to output data to be inputted from a LSI chip side to an input terminal 21 through a PAD node 25 to a bus side or the mode of high impedance according to a control input EN to a control terminal 23.例文帳に追加

出力バッファ２２は、入力端子２１にＬＳＩチップ側から入力されるデータをバス側にＰＡＤノード２５を介して出力するモードにするか或いはハイインピーダンスのモードにするかを制御端子２３への制御入力ＥＮに応じて選択する。 - 特許庁

A clock CLK is applied to flip-flops 5a, 5b as resistor circuits into which output data from a test circuit 4 are input together with a circuit block 3, and an output signal changing synchronously with the clock CLK is inputted into a buffer circuit 6 as a test object circuit.例文帳に追加

回路ブロック３と共に、テスト回路４の出力データが入力されるレジスタ回路としてのフリップフロップ５ａ、５ｂには、クロックＣＬＫが印加され、クロックＣＬＫに同期して変化する出力信号は、テスト対象回路としてのバッファ回路６に入力される。 - 特許庁

In the cases that the track jump of the pickup 2 is performed and the interleaving of the data stored once in the ring buffer memory 5 is decoded, a control circuit 6 controls reading and writing pointers to the ring buffer memory 5, and it reads the data having decoded the interleaving, and supplies them to a decoding part 20 at an output rate of the input rate or less.例文帳に追加

ピックアップ２のトラックジャンプが実行された場合と、リングバッファメモリ５に一旦記憶されたデータのインターリーブを復号する場合、制御回路６は、リングバッファメモリ５に対する読み出しポインタ、および書き込みポインタを制御する一方、インターリーブを復号したデータを、リングバッファメモリ５から読み出し、入力レート以下の出力レートで、デコード部２０に供給する。 - 特許庁

In a controller 16 of a tape drive, when a command processing part 41 receives a synchronization command and a buffer management part 42 delivers data in a buffer to a channel input and output part 43 to complete writing to a tape, a backhitch determining part 44 determines whether backhitchless writing is performed, from a viewpoint of whether nominal volume of data can be finally written in the tape.例文帳に追加

テープドライブのコントローラ１６において、コマンド処理部４１が同期コマンドを受け取り、バッファ管理部４２がバッファ内のデータをチャネル入出力部４３に渡してテープへの書込みが完了すると、バックヒッチ判定部４４が、最終的にテープに公称の容量分のデータを書き込めるかという観点からバックヒッチレス書込みを行うかどうか判定する。 - 特許庁

The redundant controller has a control task having control software as an execution engine and the control task is equipped with a couple of controllers which input data through an I/O buffer and output data after control arithmetic to an I/O buffer; and the same control task is provided on a control-side controller and a standby side controller.例文帳に追加

制御ソフトウェアを実行エンジンとする制御タスクを有し、この制御タスクがＩ／Ｏバッファを介してデータの入力を行い、制御演算を実行したデータをＩ／Ｏバッファへ出力する一対のコントローラを備えた冗長化コントローラであって、同じ制御タスクを制御側コントローラと待機側コントローラに設けたことを特徴とする。 - 特許庁

When the shutter button is fully pushed to output a second signal, the camera stores an image file "C'" corresponding to the image data "C" nearest to the generation time point of the second signal before generating the second signal among the image data stored in the buffer memory.例文帳に追加

シャッターボタンが全押しされて第２の信号が出力されると、バッファメモリに記憶されている画像データのうち、第２の信号発生前であって第２の信号の発生時点に直近の画像データ「Ｃ」に対応する画像ファイル「Ｃ′」をメモリーパックに記憶させる。 - 特許庁

The Bluetooth module 15 is configured to include a buffer 17 and a converter 18, receives sound data from a sound source 14 of an apparatus provided externally and providing a digital output, and transmits the sound data to another Bluetooth module 16 provided with an inverse converter 19 and a loudspeaker 20.例文帳に追加

本発明のブルートゥースモジュール15は、バッファ17と変換器18とを含んで構成され、外部に設けられたデジタル出力を有する機器の音源14からの音声データを受信して、逆変換器19、スピーカ20を備える他のブルートゥースモジュール16に音声データを送信している。 - 特許庁

When a plurality of the memories provided with a synchronous read/write function are used as a frame buffer and image data are transmitted to the memories, the memories output the image data to a display simultaneously, thereby, the memory capacity required when driving is reduced and the circuit and the control system is simplified.例文帳に追加

同期読み書き機能を具えた複数のメモリがフレームバッファとして使用され、画像データがメモリに伝送される時、メモリが同時に画像データをディスプレイに出力し、駆動時に必要な記憶容量を減らして回路と制御システムを簡易化する。 - 特許庁

The data transfer device holds single transfer data in the buffer 108 to a single transfer request from the image processor 2 and a burst transfer request from the image input/output device 3, and controls a selector 107 and a selector 109 so that burst transfer to the memory 4 is performed.例文帳に追加

画像処理装置２からのシングル転送要求と、画像入出力装置３からのバースト転送要求に対し、バッファ１０８にシングル転送データを保持するとともに、メモリ４へのバースト転送を行うようセレクタ１０７、セレクタ１０９を制御する。 - 特許庁

A row address is supplied to the data input terminal if a row address register 11 via a buffer gate, and the output of the row address register 11 is supplied to the data input terminal of a word decoder 17A via a complementary signal generation circuit 15 and a predecoder 16.例文帳に追加

一方では、行アドレスがバッファゲートを介して行アドレスレジスタ１１のデータ入力端に供給され、行アドレスレジスタ１１の出力が相補信号生成回路１５及びプリデコーダ１６を介してワードデコーダ１７Ａのデータ入力端に供給される。 - 特許庁

A buffer logic block 73 logically processes data inputted from a demultiplexer 72 and outputs such output data based on the PCI standard to a multiplexer 71 that a PCI I/F 6 is in an idle state waiting for logic process results by an FPGA 1.例文帳に追加

バッファ論理ブロック７３は、デマルチプレクサー７２から入力されたデータを論理処理し、ＰＣＩＩ／Ｆ６がＦＰＧＡ１による論理処理結果を待機するアイドル状態となるようなＰＣＩ規格に従った出力データをマルチプレクサー７１に出力する。 - 特許庁

A signal light detection apparatus 2 comprises a plurality of cameras 20, a camera control part 21, a time-series order image selection part 22, a signal light candidate detection part 23, a data buffer 24, a blink determination part 25 and a result output part 26.例文帳に追加

信号灯検出装置２は、複数のカメラ２０と、カメラ制御部２１と、時系列順画像選択部２２と、信号灯候補検出部２３と、データバッファ２４と、明滅判定部２５と、結果出力部２６とを備える。 - 特許庁

A speed control part 206 calculates a scroll speed of the text data from the inputted reproduction duration and controls the scroll speed by controlling an output timing of the display buffer 207 based upon the calculated scroll speed.例文帳に追加

速度調整部２０６は、入力された再生継続時間からテキストデータのスクロール速度を算出し、このスクロール速度に基づいて表示バッファ２０７の出力タイミングを制御して、スクロール速度を調整する。 - 特許庁

In an output buffer 49 of a DRAM, a level shifter 77 outputs a boosting potential VPP in accordance with it that an internal data signal ZRDHI is made a 'L' level or a test mode signature TMSIG1 is made a 'H' level.例文帳に追加

ＤＲＡＭの出力バッファ４９において、レベルシフタ７７は、内部データ信号ＺＲＤＨ１が「Ｌ」レベルになるか、テストモードシグネチャＴＭＳＩＧ１が「Ｈ」レベルになったことに応じて昇圧電位ＶＰＰを出力する。 - 特許庁

A multiplexer 48 inserts high-speed transmission identification information ID_High output from a high-speed transmission identification information generator 40, following an IFG (inter-frame gap) after a low-speed down data signal from a buffer 34.例文帳に追加

多重装置４８は、バッファ３４からの低速下りデータ信号の後のＩＦＧに続いて、高速伝送識別情報発生装置４０から出力される高速伝送識別情報ＩＤ_Ｈｉｇｈを挿入する。 - 特許庁

The dummy delay time adjusting section 130 adjusts the delay time of the feedback clock FBCLK for the control clock DLLCLK in accordance with operation conditions being variation factors of the processing time of the data output buffer 50.例文帳に追加

模擬遅延時間調整部１３０は、制御クロックＤＬＬＣＬＫに対するフィードバッククロックＦＢＣＬＫの遅延時間を、データ出力バッファ５０の処理時間の変動要因となる動作条件に応じて調整する。 - 特許庁