「processor control block」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The image processor is constituted of a storage part 1, a block code control part 2, a block extension part 3, a compression part 4, a memory 5 and an editing part 6, the image processor reads block image data at a position where editing is desired, extends the block image data by the extension part 3 to perform predetermined editing.例文帳に追加

記憶部１、ブロック符号制御部２、ブロック伸長部３、圧縮部４、メモリ５、編集部６から構成された画像処理装置であって、編集したい位置のブロック画像デ−タを読み出し、伸張部３により伸長し、所定の編集を行う。 - 特許庁

The processor has a main storage control part for transferring an execution unit, a cache and a cache block from a main storage to a cache, and a multiblock prefetch control part for outputting a transfer instruction of a cache block to the main storage control part.例文帳に追加

本プロセッサは、実行ユニットとキャッシュとキャッシュブロックを主記憶からキャッシュに転送する主記憶制御部とキャッシュブロックの転送指示を主記憶制御部に出力するマルチブロックプリフェッチ制御部とを有する。 - 特許庁

An intelligent bus interconnection unit(IBIU) functions as an automatic device, receives an instruction from the source processor by using a control block supplied by the source processor and supplies the instruction to the destination processor.例文帳に追加

インテリジェントバス相互接続装置（ＩＢＩＵ）が、自動装置として働き、ソースプロセッサにより与えられた制御ブロックを用いてソースプロセッサからのインストラクションを受領し、このインストラクションを宛先プロセッサに与える。 - 特許庁

In this signal processor, a command transmission/reception part 141 transmits a common command transmitted from a system control block 110 or the other function block 120 through a control bus 111 to all drawing components 151-1 to 151-4.例文帳に追加

コマンド送受信部１４１は、システム制御ブロック１１０や他の機能ブロック１２０から制御バス１１１を通じて送信されてくる共通コマンドをすべての描画コンポーネント１５１−１乃至１５１−４に送信する。 - 特許庁

To provide an image processor and a control method thereof, which can reduce block noise sufficiently without causing deterioration of image quality.例文帳に追加

画質の劣化を招くことなく、十分にブロックノイズを低減することのできる画像処理装置及びその制御方法を提供する。 - 特許庁

To obtain a control circuit for a data processor which can properly reset a repeat processing state when branching from the inside to the outside of a repeat block is carried out.例文帳に追加

リピートブロックの中から外へ分岐する場合に、リピート処理状態を適切に解除できるデータ処理装置の制御回路を得る。 - 特許庁

Furthermore, the building block can also include an external control bus (728) connected to the processor and an external control bus connector (730) enables direct access to the external control bus from the outside of the multi-function slice.例文帳に追加

また、構築ブロックは、プロセッサに接続された外部制御バス（７２８）も含むことができ、外部制御バス・コネクタ（７３０）は、多機能スライスの外側から外部制御バスへの直接アクセスを可能にする。 - 特許庁

To provide an image processor capable of suppressing the deterioration of the quality of an output image obtained by synthesizing tint block images even if toner total-volume control is performed.例文帳に追加

トナー総量規制を行っても地紋画像を合成した出力画像の品質低下を抑制できる画像処理装置を提供する。 - 特許庁

This signal processor is equipped with a trace control block 170 controlling an arbitration block A150 which arbitrates the right to use an internal memory A160 of a memory access block B130 and an arbitration block B180 which performs arbitration for storing the memory access history of the memory access block B130 in an internal memory B190 different from the internal memory A160 having accessed the memory access block B130.例文帳に追加

メモリアクセスブロックＢ１３０の内蔵メモリＡ１６０に対する使用権を調停する調停ブロックＡ１５０と、メモリアクセスブロックＢ１３０のアクセスを実行した内蔵メモリＡ１６０とは別の内蔵メモリＢ１９０にメモリアクセスブロックＢ１３０のメモリアクセス履歴を格納するための調停を行う調停ブロックＢ１８０と制御を行うトレース制御ブロック１７０とを備える。 - 特許庁

The I/O processor 504 determines whether all or a part of data of a block level are to be stored in the first storage control system or in a second storage control system based on I/O sorting control data 820 showing whether the data of the block level are to be stored in the first storage control system or in the second storage control system.例文帳に追加

Ｉ／Ｏプロセッサ５０４は、ブロックレベルのデータが第１の記憶制御システムと第２の記憶制御システムのどちらに格納されるべきものであるかを表すＩ／Ｏ振分け制御データ８２０に基づいて、ブロックレベルのデータの全部又は一部を、第１の記憶制御システムと第２の記憶制御システムのどちらに格納するのかの判断を行う。 - 特許庁

To provide a processor capable of individually carrying out a temperature control of each block body by suppressing a heat transmission between each block body as much as possible without enlarging any device itself, and capable of improving an energy efficiency.例文帳に追加

装置自体を大型化することなく各ブロック体間の熱移動を極力抑制して各ブロック体を個別に温度制御ができると共に、エネルギー効率も向上させることができる処理装置を提供する。 - 特許庁

The I/O processor 504 transfers the data of the block level from the NAS processor 506 to at least either a DKA 22 or a CHF 21B connected to the second storage control system based on the determination result.例文帳に追加

Ｉ／Ｏプロセッサ５０４が、その判断の結果に基づいて、ＮＡＳプロセッサ５０６からのブロックレベルのデータを、ＤＫＡ２２と、第２の記憶制御システムに接続されたＣＨＦ２１Ｂとの少なくとも一方へ転送する。 - 特許庁

When writing data are transmitted from a main body processor 2 to a storage device 1, a control means 1b writes data in the new sector or block of a storage area 1a.例文帳に追加

本体処理装置２から記憶装置１に書き込みデータが送られてくると、制御手段１ｂはデータを記憶領域１ａの新たなセクタもしくはブロックに書き込む。 - 特許庁

A control unit 9 comprises a drive block for driving the source coil, the three coils of the marker plate 12 and the extracorporeal coil 13, a detecting block for detecting the signals received by sense coils and a host processor for executing the signal processing of the signals detected by the detecting block.例文帳に追加

制御ユニット９は、ソースコイル３ｇ、マーカプレート１２の３つのコイル及び体外コイル１３を駆動する駆動ブロックと、センスコイル８ｈが受信した信号を検出する検出ブロックと、検出ブロックで検出した信号を信号処理するホストプロセッサとから構成される。 - 特許庁

A control section 1 extracts a data block size DBS set to a CIP(Common isochronous packet) header of stream data (packet) isochronous- transferred from a transmitter side processor via an IEEE1394 serial bus.例文帳に追加

制御部１は、ＩＥＥＥ１３９４シリアルバスを介して送信側装置からアイソクロノス転送されてくるストリームデータ（パケット）のＣＩＰヘッダに配置されているデータブロックサイズＤＢＳを取り出す。 - 特許庁

A building block (700) is used for an electronic radio system multi-function slice, and includes transmitter-receiver sets (704-710), a processor (702) coupled with the transmitter-receiver sets, and a local RF control bus (726) that is coupled between the processor and the transmitter-receiver sets.例文帳に追加

構築ブロック（７００）は、電子無線システム多機能スライスにおいて用いられ、複数の送受信機（７０４〜７１０）と、送受信機に結合されたプロセッサ（７０２）と、プロセッサおよび送受信機間に結合されたローカルＲＦ制御バス（７２６）とを含む。 - 特許庁

When reading out the boot program A1 from the block BP (n) for start-up, on the occurrence of a readout error incapable of correction using an error correction code, the system control processor recovers the block BP (n) for start-up, using the standby boot program A2.例文帳に追加

システム制御用プロセッサは、起動用ブロックＢＰ（ｎ）からのブートプログラムＡ１の読み出し時に、誤り訂正符号を用いた誤り訂正が不可能な読み出しエラーが発生した場合には、予備ブートプログラムＡ２を用いて起動用ブロックＢＰ（ｎ）をリカバリする。 - 特許庁

In an environment of a multi-core or a multi-processor system, the processing of each of the loops of a control block is suitably assigned to individual cores or processors as individual threads by a speculative pipelining method.例文帳に追加

マルチコアまたはマルチプロセッサ・システムの環境において、制御ブロックのループの個々の処理が、投機的パイプライニングの技法で、好適には個別のスレッドとして個別のコアまたはプロセッサに割り当てられる。 - 特許庁

To provide an information processor and its control method which can materialize vectorization capable of faithfully reproducing raster data before the vectorization from vector data on an object vectorized by block, and a program thereof.例文帳に追加

ブロック単位でベクトル化したオブジェクトのベクトルデータを、ベクトル化前のラスタデータに忠実に再現可能なベクトル化を実現することができる画像処理装置及びその制御方法、プログラムを提供する。 - 特許庁

A control data block (CDB) processor working in the DMA controller reads a CDB, reads data along the content of the CDB, and may set data manipulation operations and the writing of the data.例文帳に追加

ＤＭＡコントローラ内部で動作する制御データブロック（ＣＤＢ）プロセッサは、ＣＤＢを読み出し、ＣＤＢの内容に従ってデータの読み出し、データ操作オペレーションおよびデータの書き込みを設定してもよい。 - 特許庁

Further, the camera processor 104 functions as: blur area determination means for determining whether a processing target block is a blur area; and composition control means for limiting image composition processing when the processing target block is determined to be a blur area by the blur area determination means.例文帳に追加

さらに、カメラプロセッサ１０４は、処理対象ブロックがボケ領域であるか否かを判定するボケ領域判定手段と、前記ボケ領域判定手段により処理対象のブロックがボケ領域と判定された場合には、画像合成処理を制限する合成制御手段として機能する。 - 特許庁

The image processor includes a reading means for reading information included in a portable storage medium when the portable storage medium is attached, a discrimination means for discriminating a function block necessary for the operation of the image processor itself, and a control means for individually controlling power supply on the corresponding function blocks only.例文帳に追加

可搬性記憶媒体が装着されると、可搬性記憶媒体内の情報を読み取る読取手段と、画像処理装置自体の動作に必要な機能ブロックを判別する判別手段と、該当する機能ブロックだけを個別に電源制御する制御手段と、を備えた。 - 特許庁

Then the function block 10 sets a received signal mode for every digital signal processor section 20 in sub-function blocks A0-A3 through of a sub-function block control section, a received mode setting control bus and a reception mode setting section in accordance with the set received signal class (the multifrequency signal and the push-button signal) and the number of circuits.例文帳に追加

そして、機能ブロック１０は、設定された受信信号種別（多周波数信号あるいはプッシュボタン信号）および回路数に従って、サブ機能ブロックＡ０〜Ａ３内の各デジタルシグナルプロセッサ部２０ごとに、サブ機能ブロック制御部２２〜受信モード設定制御バス２３〜受信モード設定部２１を経由して、受信信号モードを設定する。 - 特許庁

When writing data are transmitted from a main boy processor 2 to a storage device 1, a control means 1b decodes an address by referring to a decoder, and writes data in the new sector or block of a storage area 1a.例文帳に追加

本体処理装置２から記憶装置１に書き込みデータが送られてくると、制御手段１ｂはデコーダを参照してアドレスをデコードし、データを記憶領域１ａの新たなセクタもしくはブロックに書き込む。 - 特許庁

To provide a clock supply circuit, a control method, an information processor, a program and a medium for suppressing current fluctuation as much as possible in staring or stopping the supply of a clock signal to a circuit block.例文帳に追加

回路ブロックにクロック信号を供給或いは供給停止する場合に電流変動を可及的に抑制し得るクロック供給回路、制御方法、情報処理装置、プログラム、及び媒体を提供する。 - 特許庁

In other words, the closed loop type delay spark control using the ion current feedback comprises an error gain generator, a proportion/integration control block, an initial set value spark timing processor, and an adaptable learning device.例文帳に追加

イオン電流フィードバックを用いる閉ループ式遅延スパーク制御は、４つの主なコンポーネント又は機能、すなわちイオン電流フィードバックを用いる閉ループ式遅延スパーク制御は、エラー・利得生成装置、比例・積分制御処理ブロック、初期設定値スパーク・タイミング・プロセッサ、及び適応学習装置からなる。 - 特許庁

When a control program executed on an optical disk control DSP (digital signal processor) 2a is in an idle state in which an operation such as access to a memory or another block and internal arithmetic operation is not performed, a reset command for shifting a flash memory 2d to a state other than writing or erasure is continuously issued to the flash memory 2d.例文帳に追加

光ディスク制御ＤＳＰ２ａ上で実行されている制御プログラムが、メモリや他のブロックとのアクセスや内部演算などの動作を行っていないアイドル状態のときは、ＦｌａｓｈＭｅｍｏｒｙ２ｄに対してＦｌａｓｈＭｅｍｏｒｙ２ｄを書き込みや消去以外の状態に遷移させるリセットコマンドを発行しつづける。 - 特許庁

An issuing check block 20 issues a data read request due to the cache miss to the main storage from an issuing control circuit 50 and registers the information of the request in a request buffer circuit 30, when the cache miss occurs at the time when a load request is received from a processor core.例文帳に追加

プロセッサコアからのロードリクエスト時にキャッシュミスが生じた場合、発行チェックブロック20はそのキャッシュミスによるデータ読み出しのリクエストを発行制御回路50から主記憶に発行し、そのリクエストの情報をリクエストバッファ回路30に登録する。 - 特許庁

When a memory processing request is issued from a processor 10, a cache control circuit 280 retrieves both of the cache tag memory 260 and the cache tag buffer 270, and in the case that a target cache block is present in the cache tag buffer 270, a cache data memory 250 is accessed by using the information of the cache block without waiting for the retrieved result of the cache tag memory 260.例文帳に追加

キャッシュ制御回路２８０は、プロセッサ１０からメモリ処理要求が発行された際に、キャッシュタグメモリ２６０とキャッシュタグバッファ２７０の両方を検索し、キャッシュタグバッファ２７０に目的のキャッシュブロックが存在する場合、キャッシュタグメモリ２６０の検索結果を待たずに、該キャッシュブロックの情報を使用してキャッシュデータメモリ２５０をアクセスする。 - 特許庁

To provide a traffic information processor, a computer program and a traffic information processing method for precisely specifying the leading position of a traffic congestion block on a road by using the information of a traffic light, and for achieving the high precision of traffic information and signal control.例文帳に追加

信号機の情報を利用して道路上の交通渋滞区間の先頭位置を精度よく特定し、交通情報及び信号制御の高精度化を可能とする交通情報処理装置、コンピュータプログラム及び交通情報処理方法を提供する。 - 特許庁

A block control part 101 acquires capability information indicating throughput of an image processor, determines whether the throughput indicated by the capability information indicates the set throughput or higher, and decides a predictive coding unit according to a result of this decision.例文帳に追加

ブロック制御部１０１は、画像処理装置の処理能力を示す能力情報を取得し、能力情報が示す処理能力が、設定された処理能力以上を示すか否かの判定を行い、この判定の結果に応じて、予測符号化単位を決定する。 - 特許庁

The image processor includes a reliability detection section 5 for detecting reliability S of a motion vector, and a luminance control section 8 for controlling luminance data of a block in accordance with the reliability S.例文帳に追加

画像を複数のブロックに分割し、前記ブロックごとに動きベクトルを検出することにより補間フレームを作成する画像処理装置において、動きベクトルの信頼度Ｓを検出する信頼度検出部５と、信頼度Ｓに応じてブロックの輝度データを制御する輝度制御部８を有する。 - 特許庁

This processor has heating points correlated with the amount of heat generated therein provided one on each element or function block 2, and is structured so as to control the execution of the program by counting the heating points of activated elements or function blocks 2 to predict the amount of heat generated in a chip as a whole and the temperature of the chip.例文帳に追加

この発明は、素子または機能ブロック２毎に発熱量と相関関係のある発熱ポイントを設け、活性化している素子または機能ブロック２の発熱ポイントをカウントしてチップ全体の発熱量およびチップ温度を予測し、プログラムの実行を制御するように構成される。 - 特許庁

The packet processor includes a reception block 11 for extracting individual packets constituting a packet stream from the packet stream inputted at a first transfer speed and a DMA control part 14 for outputting packets at a second transfer speed higher than the first transfer speed, and the first transfer speed and an average transfer speed at which the DMA control part 14 outputs packets are approximately equal.例文帳に追加

本発明にかかるパケット処理装置は、第１の転送速度で入力されるパケットストリームから前記パケットストリームを構成する各パケットを抽出する受信ブロック１１と、第１の転送速度よりも速い第２の転送速度でパケットを出力するＤＭＡ制御部１４とを有し、第１の転送速度と、ＤＭＡ制御部１４がパケットを出力する平均的な転送速度とが、ほぼ等しいものである。 - 特許庁

The house information panel is provided with an input output block B that applies input output processing to a speech signal and a voice signal, a main control section 1 whose main component is a CPU, a signal processing arithmetic section 10 comprising a digital signal processor DSP, and a nonvolatile memory section 30 that stores various data processed by the signal processing arithmetic section 10.例文帳に追加

住宅情報盤は、通話信号及び音声信号の入出力処理を行う入出力ブロックＢと、ＣＰＵを主構成要素とする主制御部１と、ＤＳＰで構成される信号処理演算部１０と、信号処理演算部１０で取り扱う各種のデータを格納する不揮発性のメモリ部３０とを備える。 - 特許庁

To provide a mapping algorithm for efficient access to a flash memory, wherein block state information that is changed, through logical operations required by a processor is written in the flash memory, according to a predetermined state transition algorithm and the changed information is referred to upon read/write operations in a flash memory, a mapping control apparatus and a method for the flash memory.例文帳に追加

フラッシュメモリ、そのためのマッピング制御装置及び方法に関し、プロセッサから要求される論理演算により変更されるブロックの状態情報を、所定の状態遷移アルゴリズムにより、フラッシュメモリに書き込み、書き込み／読み出し演算の際に参照させる効率的なフラッシュメモリアクセスのためのマッピングアルゴリズムを提供すること。 - 特許庁

This information processor is provided with a display control means for successively switching and displaying blocked overall information selectable by block; detail information associated with each block of the overall information; and overall information associated with the items of the detail information in a first display region and a second display region on a display screen so as to correspond to a direction that a user traces the information toward his or her target browsing information.例文帳に追加

本発明は、ブロック化されてブロック毎に選択可能な全体情報と、前記全体情報の各ブロックに対応付けられた詳細情報と、前記詳細情報の項目に関連付けられた全体情報とを、ユーザが目的とする閲覧情報に向かって情報をたどって行く方向に対応するように、表示画面上の第１の表示領域と第２の表示領域とに順次切り替えて表示する表示制御手段を有することを特徴とする情報処理装置である。 - 特許庁

The memory inspecting device is composed approximately of a data processor 130 operated by program control, an input means 100 such as a keyboard, an output means 110 such as a display, a storage device 120, in which information is stored, and a block to be inspected 140 connected by the address lines and data lines of the memory, etc., to be inspected.例文帳に追加

図１のブロック図に示すように、本実施の形態１に係るメモリ検査装置はプログラム制御により動作するデータ処理装置１３０とキーボード等の入力手段１００とディスプレイ等の出力手段１１０と情報を記憶する記憶装置１２０と検査対象であるメモリ等のアドレス線およびデータ線で接続された検査対象ブロック１４０とから概略構成される。 - 特許庁

In the case of storing a VLIW instruction 110 from a secondary cache 401 to an instruction cache 400 in the instruction cache control system for the VLIW processor for executing a plurality of arithmetic operation instructions included in one VLIW instruction in parallel, an instruction cache block in the secondary cache 401 is directly stored in a data array of the instruction cache 400 without inserting an invalid operation instruction.例文帳に追加

１つのＶＬＩＷ命令中に含まれる複数の演算操作命令を並列実行するＶＬＩＷプロセッサにおける命令キャッシュ制御システムであって、２次キャッシュ４０１から命令キャッシュ４００へＶＬＩＷ命令１１０を格納する際に、無効演算命令を挿入することなく、２次キャッシュ４０１内の命令キャッシュブロックをそのまま命令キャッシュ４００のデータアレイに格納する構成とする。 - 特許庁