「time-clock」に関連した英語例文の一覧と使い方(29ページ目) - Weblio英語例文検索

Concerning this packet transfer device, received audio data are outputted to external equipment by the reproducing timing clock synchronized to an input sampling clock on the side of transmission while using the received time information of the first syt.例文帳に追加

受信されたオーディオデータを、受信された第１のｓｙｔの時刻情報を用いて、送信側の入力サンプリングクロックに同期した再生タイミングクロックで、外部機器に出力する。 - 特許庁

To provide a clock system of a parent-and-child type capable of restricting increase on the number of parts and costs, enabling clock adjusting work to be conducted in a short time, and improving water-proofing performance.例文帳に追加

親子式の時計システムにおいて、部品点数やコストの増加を抑えることができ、時刻合わせ作業を短時間で行え、防水性能も向上できる時計システムを提供すること。 - 特許庁

To provide a radio-controlled clock capable of utilizing as a clock, even if it does not of succeed in wave reception, and of resolving a hand shift due to time adjustment operation by the crown.例文帳に追加

電波受信に成功しなくても時計として利用できるとともに、竜頭による時刻合わせ操作による針ずれを解消することができる電波修正時計を提供すること。 - 特許庁

To provide a circuit technique for generating a delayed clock signal driving the read output in order to assure that the read access time t_AC does not exceed the clock period t_CK.例文帳に追加

読み込みアクセス時間ｔ_ＡＣがクロック周期ｔ_ＣＫを越えないことを確実にするために、読み込み出力を駆動する遅延されたクロック信号を生成する回路技術を提供する。 - 特許庁

Hereby, a timing at which the output data Dout agree with the phase of the measuring clock CLK is specified, while changing a timing of the measuring clock CLK3, and the access time tAC is determined.例文帳に追加

そこで、測定クロックＣＬＫ３のタイミングを変化させながら出力データＤｏｕｔと測定クロックＣＬＫの位相が一致するタイミングを特定し、アクセス時間ｔＡＣを求める。 - 特許庁

The active periods of the clock signals CLK1-CLK3 do not overlap with one another in normal operation but the clock signals CLK2 and CLK3 are activated at the same time at the start of a frame period.例文帳に追加

通常動作において、クロック信号ＣＬＫ１〜ＣＬＫ３の活性期間は重ならないが、フレーム期間の先頭でクロック信号ＣＬＫ２，ＣＬＫ３を同時に活性化させる。 - 特許庁

To easily generate a new clock signal with a fixed cycle time from a clock signal obtained by dividing a rational-number frequency without necessity of larger circuit area or large power consumption.例文帳に追加

有理数分周して得られたクロック信号から、サイクル時間が一定の新たなクロック信号を、大きな回路面積や多くの消費電力を必要とすることなく、容易に生成する。 - 特許庁

To provide a clock negative booster circuit which is simple and small in circuit configuration, in which rise time of a well bias voltage is short, and capable of supplying a stable negative booster clock.例文帳に追加

回路構成が簡易、小型でウェル・バイアス電圧の立ち上がり時間が短く、安定した負昇圧クロックを供給することが可能なクロック負昇圧回路を提供する。 - 特許庁

To provide an in-vehicle clock synchronization system capable of synchronizing various clocks mounted in a car with the time of the most precise clock among the clocks.例文帳に追加

車両に装備される多様な時計装置において、最も精度の高い時計の時刻に他の時計を同期させることができる自動車内時計の同期システムを提供すること。 - 特許庁

To provide a data reproducing and clock reproducing circuit having a high phase-time resolution while using an operating clock of a comparatively low frequency by digitizing the circuitry such as an equalizer and a PLL.例文帳に追加

イコライザやＰＬＬ等の回路をデジタル化し、比較的低い周波数の動作クロックを使用しながら高い位相時間分解能を有するデータ再生、クロック再生回路を提供する。 - 特許庁

To provide a semiconductor integrated circuit having a control section outputting an operation control signal synchronizing with a clock signal without being affected by time length of a 'H' ('L') period of a clock signal.例文帳に追加

クロック信号の“Ｈ”（“Ｌ”）期間の時間長の影響を受けることなく、クロック信号に同期して動作制御信号を出力する制御部を有する半導体集積回路を得る。 - 特許庁

To provide new and simple clock structure that can compose a clock with a plurality of time display parts, and, furthermore, can also reduce the number of parts.例文帳に追加

複数の時刻表示部を備えた時計を構成することができるものであって、しかも、簡易な構造で部品点数も低減することのできる新規の時計構造を提供する。 - 特許庁

A clock signal CLK is inputted to the circuit 14 and a clock signal CLKOUT delayed by time set by selection signals S0, S1, S2 is outputted from the circuit 14.例文帳に追加

このクロックディレイ調整回路１４にクロック信号ＣＬＫを入力し、選択信号Ｓ０、Ｓ１、Ｓ２で設定した時間だけ遅延したクロック信号ＣＬＫＯＵＴを出力させる。 - 特許庁

A first discharge circuit discharges the first input terminal during a period obtained, by subtracting target delay time from the period of an input clock within the first cycle of the input clock.例文帳に追加

第１ディスチャージ回路は入力クロックの第１サイクル内で入力クロックの周期から所定の目標遅延時間を引いた区間の間、第１入力端を放電させる。 - 特許庁

To obtain a reset signal generation circuit capable of outputting an internal clock signal without being influenced by the state of an external clock signal and optimizing the reset time of the internal reset signal.例文帳に追加

外部クロック信号の状態に影響されずに内部クロック信号を出力し、また、内部リセット信号の解除時点を最適化するリセット信号発生回路を提供する。 - 特許庁

To allow a CPU to process the communication protocol with the operation clock having a low speed several times as high as the communication rate although an operation clock having a speed several tens to several hundreds times as high as a communication rate is needed and power is comsumped when a CPU executes communication protocol processing in real time.例文帳に追加

CPUでリアルタイムに通信プロトコル処理を行った場合、通信レートに対して数十倍から数百倍動作クロックが必要になり電力を消費する。 - 特許庁

To suppress cycle time variation of an output clock signal frequency-divided by a rational number without requiring a large circuit scale, and to adjust the phase of the output clock signal during frequency division.例文帳に追加

大きな回路規模を必要とすることなく、有理数分周した出力クロック信号のサイクル時間変動を抑制するとともに、分周時に出力クロック信号の位相を調整する。 - 特許庁

The sub-scan direction shift register 105 actuates a piezoelectric element 60 by transmitting two pixels of the pixel data at a time to the sub-scan direction in synchronizing with a printing timing clock and a sub-scan clock.例文帳に追加

副走査方向シフトレジスタ１０５は、印字タイミングクロック及び副走査クロックに同期して、ピクセルデータを２ピクセルずつ副走査方向に転送して、圧電素子６０を駆動させる。 - 特許庁

The access can begin during the idle time of in single low-frequency dynamic frequency scaling clock cycle, and may continue during a subsequent low-frequency dynamic frequency scaling clock cycle.例文帳に追加

前記アクセスは、単一低周波ダイナミック周波数スケーリングクロックサイクルの休止時間中に開始され、連続的な低周波ダイナミック周波数スケーリングクロックサイクルの間続くことができる。 - 特許庁

The reference clock generating circuit 21 generates the first and second reference clock signals Ck1, Ck2 based on the input setting frequency data Df and the setting delay time data Dt.例文帳に追加

基準クロック生成回路２１は、入力された設定周波数データＤｆ及び設定遅延時間データＤｔに基づいて、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成する。 - 特許庁

To obtain an optical disk recorder which can form a channel clock signal of higher accuracy and can shorten the settling time necessary for obtaining the channel clock signal by stabilizing operation.例文帳に追加

より精度の高いチャネルクロック信号を生成することができ、動作を安定させてチャネルクロック信号を得るために必要な整定時間を短くすることができる光ディスク記録装置を得る。 - 特許庁

To achieve pull in of a PLL circuit for clock reproduction in a short period of time, to improve the precision of its frequency control, and to obtain a stable clock signal.例文帳に追加

クロック再生のためのＰＬＬ回路の引き込みを短時間で実現し、かつその周波数制御の精度を改善するとともに、安定したクロック信号が得られるようにする。 - 特許庁

To suppress the occurrence of clock skew at the time of logic simulation concerning the logic circuit of gated clock design.例文帳に追加

ゲーテッドクロック設計された論理回路についての論理シミュレーション時におけるクロックスキューの発生を抑制する論理シミュレーション用ディレイ情報を生成する生成装置及び生成方法を提供する。 - 特許庁

At such a time, Bob 200 detects a phase difference between the output clock signal 304 and a returned clock signal 305 returned from Bob 200 in a phase detector 303.例文帳に追加

この時、ボブ２００では出力クロック信号３０４とボブ２００から折り返し帰ってきた折り返しクロック信号３０５との位相差を位相検出器３０３において検出する。 - 特許庁

Meanwhile, clock wiring 6c for a clock signal CLK3 which is not yet defined by the ATCA device is used as a data line for performing synchronous data transfer by time-division between blades.例文帳に追加

一方、ＡＴＣＡ装置で未定義となっているクロック信号ＣＬＫ３用のクロック配線６ｃを、ブレード間で時分割による同期データ転送を行うためのデータ線として利用する。 - 特許庁

In the audio/video decoder 10, a system clock regenerating circuit 102 regenerates a system clock based on a time reference PCR obtained from a multiplex stream at a multiplex stream demultiplexer circuit 100.例文帳に追加

オーディオ・ビデオ復号装置10は、システムクロック再生回路102 が多重ストリーム分離回路100 にて多重ストリームから検出された時刻基準参照値PCR に基づいてシステムクロックを再生する。 - 特許庁

To overcome problems of a conventional technique that has had difficulty in high speed operations in an accurate timing because e.g. a clock signal of a clock buffer includes jitter when a delay time is subjected to change due to dynamic variations in a power supply voltage.例文帳に追加

電源電圧のダイナミックな変動により遅延が変化すると、例えば、クロックバッファのクロック信号にジッター（jitter）が含まれ、高速で正確なタイミングでの動作が困難になる。 - 特許庁

A counter part 254 counts the width of the pulse signal by a clock CK0 generated on the basis of the clock CLK3 until the comparison completion of the voltage comparing part 252 and stores a count value at the time of the comparison completion.例文帳に追加

カウンタ部２５４は、電圧比較部２５２の比較完了までパルス信号の幅をクロックCLK3に基づいて生成されるクロックＣＫ０でカウントし、比較完了時点のカウント値を保持する。 - 特許庁

To freely set a clock cycle setting margin according to a system clock frequency and to converge a source voltage on a minimum source voltage at which an internal circuit operates normally in a short time in response to variation in system clock frequency without causing the internal circuit to malfunction.例文帳に追加

システムクロック周波数に応じて自由にクロック周期設定マージンを設定でき、システムクロック周波数の変化に対し、内部回路を誤動作させずに短時間で電源電圧を正常に動作する最小電源電圧に収束させること。 - 特許庁

A device for adjusting the clock skews comprises a delay measuring circuit 1 for measuring the propagation delays of clock signals to be fed to internal blocks 5, 11, and delay-time adjustment circuits 2, 3 for adjusting the delay times of the clock signal, based on the measurement results of the propagation delays.例文帳に追加

内部ブロック５、１１に供給するクロック信号の伝搬遅延を測定する遅延測定回路１と、伝搬遅延の測定結果に基づいてクロック信号の遅延時間を調整する遅延時間調整回路２、３とを備える。 - 特許庁

The first unit calculates and stores first difference data between the clock data of the second unit and own clock data of the first unit; calculates the dummy time of the second unit on the basis of the first differential data and the own clock data of the first unit; and transmits it to the second unit.例文帳に追加

第１装置は、第２装置の時計データと自己の時計データとの第１差分データを計算して記憶し、第１差分データと自己の時計データとに基づいて第２装置の擬似時刻を計算し、これを第２装置に送信する。 - 特許庁

The phase adjustment circuit 6 adjusts the delay time of the latch timing signal to be supplied to the latch circuits 3 and 4 through a clock tree circuit 7 on the basis of a comparison result between the clock and an output of a pseudo delay circuit simulated from the clock.例文帳に追加

位相調整回路６は、クロックと当該クロックから擬似する擬似遅延回路の出力との比較結果に基づいてクロックツリー回路７を通過してラッチ回路３、４へと供給されるラッチタイミング信号の遅延時間を調整する。 - 特許庁

In addition, the control clock signal is delayed for over signal delay time generated by multiplex division processing on the transmitting side and the receiving side and synchronization between each bit constituting the control data signal and a clock pulse of the control clock signal is collateralized.例文帳に追加

また、制御クロック信号を送信側と受信側における多重分割処理によって生じる信号遅延時間以上に遅延させて、制御データ信号を構成する各ビットと制御クロック信号のクロックパルスとの同期を担保する。 - 特許庁

A clock gate circuit 15 generates a signal as a clock signal BCKL obtained by thinning out a pulse of the clock signal PS0 at a time point corresponding to the level change.例文帳に追加

クロック・ゲート回路１５において、クロック信号ＰＳ０の立ち上がりのレベル変化時点における信号Ｃ−ＳＥＬのレベルに応じて、クロック信号ＰＳ０の当該レベル変化時点におけるパルスが間引かれた信号がクロック信号ＢＣＬＫとして生成される。 - 特許庁

The low-speed clock confirmation part 40 counts the number of the low-speed clocks in a time measurement part 42 by use of a confirming clock generated in a confirming clock oscillation part 41, and decides in a comparison part 43 whether or not the number of the low-speed clocks satisfies a prescribed value.例文帳に追加

この低速クロック確認部４０は、確認用クロック発振部４１で発生させた確認用クロックを用いて時間測定部４２にて低速クロックの数を数え、比較部４３にて低速クロックの数が規定値を満たすか否かを判定する。 - 特許庁

An operating state switching portion 30 places the clock propagation driver 12 in the operating state, in place of the clock propagation driver 11, according to the detection of the delay deterioration by the time-elapsed deterioration detecting circuit 20, and continues propagation of the clock signal CLK, to each circuit in a logic circuit unit 2.例文帳に追加

動作状態切替部30は、経時劣化検出回路20による遅延劣化の検出に応じて、クロック伝搬ドライバ11に代えてクロック伝搬ドライバ12を動作状態とし、クロック信号CLKの論理回路ユニット2内の各回路への伝搬を継続する。 - 特許庁

When starting a circuit after reset, such as power-on, the clock transfer circuit automatically recognizes a difference of two clock frequencies to be used at that time through reference signal generators 11 and 12 and clock frequency ratio determination parts 13 and 14.例文帳に追加

クロック乗せ替え回路は、例えば、電源投入時等のリセット実施後の回路立ち上げの段階で、その時に使用する２つのクロック周波数差を、基準信号生成部１１，１２及びクロック周波数比判定部１３，１４により自動的に認識する。 - 特許庁

Time division transfer sets a data signal or the like wherein a clock signal or a reset signal is excluded from a target of the time division transfer as a transfer target, and the logic verification device operates a clock of the large-scale logic when the time division transfer ends, and reflects transferred data in a register of the large-scale logic.例文帳に追加

時分割転送は、クロック信号やリセット信号を時分割転送の対象から除外した、データ信号等を転送対象とし、時分割転送が終了した時に大規模論理のクロックを動作させ、転送したデータを本来の大規模論理のレジスタに反映させる。 - 特許庁

When a tone detection section 8 detects a time tone sent from the time tone notice service, a clock control section 56 is activated under the control of a tone detection control section 57, a second reset section 62 executes second reset of a count section 61 so as to automatically adjust the time counted by a clock section 6.例文帳に追加

時報の報知サービスから送出される時報のトーンをトーン検出部８で検出すると、トーン検出制御部５７の制御により、時計制御部５６が動作し、秒リセット部６２によりカウント部６１の秒リセットを実行し、時計部６で計時している時刻を自動調整する。 - 特許庁

Thereby, since wavelength of transmitted radio waves by the ground radio device 20 can be set suitable for the railroad vehicle, the time is certainly corrected in comparison with the case of directly correcting the time of the clock of the vehicle based on the time information on a radio clock and a GPS.例文帳に追加

これにより、地上無線装置２０による送信電波の波長を鉄道車両に適したものとすることが可能となるので、電波時計やＧＰＳの時刻情報に基づいて直接的に車両の時計の時刻を補正する場合に比べて、確実に時刻を補正することができる。 - 特許庁

Input serial data including data of one bit at the points of respective time of rise and fall of a basic clock are divided into even data at the time of rise of an external basic clock and odd data at the time of fall by a demultiplexer DE-MUX, and they are written in memory cell arrays SAe, SAo respectively.例文帳に追加

基本クロックの立上りと立下りのそれぞれの時点で１ビットずつのデータを含む入力シリアルデータをデマルチプレクサＤＥ−ＭＵＸで外部基本クロック立上り時のｅｖｅｎデータと立下り時のｏｄｄデータに分け、それぞれメモリセルアレイＳＡｅ、ＳＡｏに書き込む。 - 特許庁

In a server unit 400, a clock-time comparator 313 acquires the scheduled decoding clock-time information for decoding a video packet and RTT for transferring the video packet to a client unit 400 via a network and computes the time necessary for retransmitting the video packet on the basis of RTT.例文帳に追加

サーバ装置４００の時刻比較手段３１３により、映像パケットをデコードするデコード予定時刻情報と、映像パケットをネットワーク２００を介して端末装置４００へ転送する際のＲＴＴを取得し、ＲＴＴから映像パケットを再送する時間を演算する。 - 特許庁

The electronic clock 10 comprises a control unit 11, a clock unit 12, a program storage 13, a data storage 14 for storing data such as dosing confirmation time, a time setting button 15, a liquid crystal display 16, a buzzer 17, and a confirmatin button 5 for checking for a dosing confirmation time.例文帳に追加

電子時計１０は制御部１１、計時部１２、プログラム記憶部１３、服薬確認時刻の如きデータが記憶されるデータ記憶部１４、時刻設定ボタン１５、液晶表示器１６、ブザー１７、及び服薬確認時刻を確認するための確認ボタン５とで構成されている。 - 特許庁

The management terminal 20 calculates an error between the date and time clocked by the clock part 15 sent from the meter 10 and the date and time managed by a standard clock part 25, and transmits the standard date and time to the meter 10 only when the error is determined to be larger than a prescribed value.例文帳に追加

管理端末２０は、計量器１０から送られてくる時計部１５が計時する日時と標準時計部２５が管理する日時との誤差を算出し、その誤差が所定値以上であると判断する場合のみ、計量器１０に標準日時を送信する。 - 特許庁

Prescribed erroneous read prevention time is set beforehand, and when the time after the OFF of input to the control part of the output of the card detection sensor 2 until the ON of the next input is longer than the erroneous read prevention time, the control part 4 controls the clock transmission circuit 3 and the clock is transmitted.例文帳に追加

予め所定の誤読防止時間を設定しておき、誤読防止時間に比べてカード検出センサ２の出力の制御部への入力のオフから次の入力のオンまでの時間が長いときに、制御部４がクロック送信回路３を制御してクロックを送信する。 - 特許庁