「time-clock」に関連した英語例文の一覧と使い方(43ページ目) - Weblio英語例文検索

To provide a highly reliable clock signal generation apparatus capable of surely generating a biphase clock signal which absorbs temperature characteristics, power supply voltage characteristics and individual variation and has an optimal non-overlap time.例文帳に追加

本発明は、温度特性、電源電圧特性、個体バラツキを吸収し、最適なノンオーバーラップ時間を有する２相クロック信号を確実に生成できる信頼性の高いクロック信号生成装置を提供することを目的とする。 - 特許庁

A data transmission control circuit 2 delays the data signal DI only in the delay time of the delay clock signal Dclk based on the delay clock signal Dclk and a control signal CS outputted by the CPU 1, and outputs it as a data signal DE to the outside part.例文帳に追加

データ伝送制御回路２は、遅延クロック信号Dclkと、ＣＰＵ１が出力する制御信号CSとにもとづいて、データ信号DIを、遅延クロック信号Dclkの遅延時間だけ遅らせて、データ信号DEとして外部装置へ出力する。 - 特許庁

After operated at a high frequency clock and commanding the pressure sensor 24 and the temperature sensor 25 to acquire tire internal information, the CPU 21 is operated at a low frequency clock until stable time of the pressure sensor 24 and the temperature sensor 25 passes.例文帳に追加

ＣＰＵ２１は、高周波数クロックで動作して圧力センサ２４と温度センサ２５にタイヤ内情報の取得を命令した後、圧力センサ２４と温度センサ２５の安定時間経過までの間、低周波数クロックで動作する。 - 特許庁

The ECUs 10 and 40 use the received clock signal as a transmission/reception reference which is a reference timing at the time of data transmission/reception, and send or receive data to/from data communication lines 6 and 7 other than the clock communication line 5.例文帳に追加

すると、各通信ＥＣＵ１０，４０は、受信したクロック信号をデータ送受信時の基準タイミングである送受信基準として、クロック通信線５以外のデータ通信線６，７に対してデータの送信およびデータの受信を行う。 - 特許庁

The image forming device calculates further a correction factor for correcting a measurement error due to an error of each clock oscillator, based on the time interval measured by each CPU, and corrects a clock count value indicating timing of driving a load, based on the correction factor.例文帳に追加

さらに、各ＣＰＵで計測された時間間隔に基づき、各クロック発振器の誤差による計測誤差を補正するための補正係数を算出し、負荷を駆動するタイミングを示すクロックカウント値を補正係数に基づいて補正する。 - 特許庁

In the ordinary operating state after pull-in setting, a clock control part 4 stops clock supply to a frame pattern detecting part 1 and a synchronism discriminating part 2 so as to inhibit these circuits from being operated at all the time in the ordinary operating state.例文帳に追加

クロック制御部４は同期引き込み後の定常動作状態にフレームパターン検出部１及び同期判定部２へのクロック供給を停止し、定常動作状態時にこれらの回路が常時動作することを禁止する。 - 特許庁

In the demodulating device of a digital quadrature modulated signal, a clock which is synchronized with a timing synchronizing signal and whose frequency is higher than that of the timing synchronizing signal is used as a sampling clock at the time of sampling a PSK modulated signal.例文帳に追加

デジタル直交変調信号の復調装置では、ＰＳＫ変調信号をサンプリングする際に、タイミング同期信号に同期していて、このタイミング同期信号よりも周波数が高いの周波数のクロックを、サンプリングクロックとして用いる。 - 特許庁

To design the layout of a clock signal easily while ensuring a desired performance even if the scale of a circuit being fabricated is enlarged at the time of hierarchic layout design including a clock signal across layers or blocks.例文帳に追加

階層間やブロック間に跨るクロック信号を含む階層化したレイアウト設計に際して、作りこむ回路の規模が大きくなっても所望の性能が得られるようにしながら、クロック信号のレイアウトを容易に設計できる。 - 特許庁

A time-digital converting part converts one period T information of an input clock signal into a digital signal to generate a rough period information signal and a fine period information signal and generates a clock signal delayed in many ways therefrom.例文帳に追加

時間−デジタル変換部は、入力クロック信号の一周期Ｔ情報をデジタル信号に変換させて粗周期情報信号と微細周期情報信号とを発生させ、そこから多様に遅延されたクロック信号を発生させる。 - 特許庁

To provide a jitter removing/shaping circuit for removing jitter at the time of operating the electronic circuits of plural units with the same high frequency basic clock, and for reproducing the basic clock and a synchronous electronic circuit system using the jitter removing/shaping circuit.例文帳に追加

同一の高周波基本クロックで多数のユニットの電子回路を動作させるときのジッターを除去して基本クロックを再生するジッタ除去整形回路およびこのジッター除去回路を用いた同期式電子回路システム。 - 特許庁

The circuit 21 outputs a clock for recording used at the time of recording the data as the operation clock to be supplied to the encoder 11 at the moment the recording starting position is detected by means of the detecting means 19.例文帳に追加

システムクロック発生回路２１は、記録開始位置検出手段１９により記録開始位置が検出された時点で記録データを記録する際に使用する記録用クロックをエンコーダ１１に供給する動作クロックとして出力する。 - 特許庁

As a result, the corresponding slew rate is set as changing from the first reference voltage 151 to the second reference voltage 152 to the unit time duration ΔT which is the difference of the periods of the first clock 118 and the second clock 119.例文帳に追加

結果、第１のクロック１１８と第２のクロック１１９の周期の差分である単位時間ΔＴに第１の参照電圧１５１から第２の参照電圧１５２まで変化するのに対応するスルーレートが設定される。 - 特許庁

A reproduction condition extract section 62 extracts the control information required for reproduction processing and detects a current time from a clock signal received from a clock 16 as required to supply it to a decoding processing control section 64.例文帳に追加

再生条件抽出部６２は、再生処理に必要な制御情報を抽出し、必要に応じて、クロック１６から供給されるクロック信号から現在時刻を検出して、復号処理制御部６４に供給する。 - 特許庁

To set an optimum weight number in each clock frequency matched to a necessary memory access time between a CPU and a memory in order to reduce the power consumption by changing the clock frequency of a microcomputer for a lower power consumption.例文帳に追加

低消費電力のため、マイコンのクロック周波数を変化させて消費電力を低減させるに、ＣＰＵとメモリとの間に必要なメモリアクセス時間に対応した各クロック周波数での最適なウエイト数を設定する。 - 特許庁

When a refresh cycle, a precharge cycle, RAS latency, CAS latency or RAS-to-CAS delay occurs, a refresh/clock control circuit 2 stops an internal clock S10 to be supplied to registers 21-31 for a time corresponding to the delay.例文帳に追加

リフレッシュサイクル、プリチャージサイクル、ＲＡＳレイテンシ、ＣＡＳレイテンシ、またはＲＡＳ ｔｏ ＣＡＳディレイが生じた場合、リフレッシュ／クロック制御回路２が、遅延に応じた時間、レジスタ２１〜３１に供給する内部クロックＳ１０を停止する。 - 特許庁

The analog-to-digital converter 80 having its performance in the presence of clock noise interference improved is equipped with a sampling clock phase selecting circuit 85 and so controlled as to operate at optimum sampling time intervals against interference noise.例文帳に追加

クロック雑音干渉が存在するときの性能を改善したアナログ／デジタルコンバータ（８０）は、サンプリングクロック位相選択回路（８５）を備え、干渉雑音に対して最適なサンプリング時間間隔でコンバータが動作できるように制御される。 - 特許庁

In this system, the printer driver 103 of a printer client 101, 105 equipped with internal clock circuit 104 adds the time/date data from the clock circuit 104 of the printer client to a print job transmitted to the printer.例文帳に追加

本発明のシステムは、内部クロック回路（１０４）を備えるプリンタ・クライアント（１０１，１０５）のプリンタ・ドライバ（１０３）は、そのプリンタ・クライアントのクロック回路（１０４）からの時間／日付データを、プリンタに伝送される印刷ジョブに追加する。 - 特許庁

To provide a circuit and a method for clock control which can decrease a circuit scale and eliminate a delay difference in a short time as compared with the case wherein a PLL circuit and a DLL circuit are used as a circuit which eliminates a delay difference on the whole clock transmission line.例文帳に追加

クロック伝達線全体での遅延差を無くす回路において、ＰＬＬ回路やＤＬＬ回路を用いた場合と比べて、回路規模を縮減し、短時間に遅延差を無くすことができるクロック制御回路及び方法。 - 特許庁

The device 2 is provided with a PCR extraction circuit 204 which extracts the PCR; an STC (System Time Clock) counter 205; a 27 MHz oscillator 206; and an error detecting circuit 207 which detects an error of the reproduction rate clock frequency.例文帳に追加

また、装置２が、ＰＣＲを抽出するＰＣＲ抽出回路２０４と、ＳＴＣカウンタ２０５と、２７ＭＨｚ発信器２０６と、再生レートクロック周波数のエラーを検出するエラー検出回路２０７とを備えるようにした。 - 特許庁

Accordingly, it becomes possible to confirm whether or not delay control of the delay line is being performed normally, by observing an external clock ext.CLT and an internal clock signal int.CLK outputted from an output buffer 60 at the time of a test.例文帳に追加

したがって、テスト時に出力バッファ６０から出力される内部クロック信号ｉｎｔ．ＣＬＫと外部クロックｅｘｔ．ＣＬＫとを観測することにより、遅延ラインの遅延制御が正常に行われているか否かを確認できる。 - 特許庁

A delay circuit 3a for output also comprises the constitution for which a plurality of delay elements 3a_1-3a_n are serially connected and outputs the delay clock for which a fundamental clock is delayed by the certain time on the basis of the control voltage CNTL.例文帳に追加

出力用遅延回路３ａも複数の遅延素子３ａ_１ 〜３ａ_ｎ が直列接続された構成からなり、制御電圧ＣＮＴＬに基づいて基本クロックをある時間だけ遅延した遅延クロックを出力する。 - 特許庁

Thereby, even if the frequency of the clock signal is not made heightened, the image data ϕ3 can be output with the resolution higher than the one of the clock signal at the timing after a fixed time from the horizontal synchronizing signal ϕ2, so that the generation of the jitter can be inhibited.例文帳に追加

これにより、クロック信号の周波数を高めなくても、クロック信号よりも高い分解能で水平同期信号φ２から一定時間だけ経過したタイミングで画像データφ３を出力し、ジッタの発生を抑制できる。 - 特許庁

For example when a system is operated at low speed and writing of one time can be performed in one cycle of a reference clock signal PCLK, writing operation is performed every one cycle of the reference clock signal PCLK by setting a writing cycle mode WM.例文帳に追加

例えば、システムが低速に動作して基準クロック信号PCLKの一周期内に一回の書き込みが可能な場合には前記書き込み周期モ−ドWMの設定により基準クロック信号PCLKの一周期毎に書き込み動作が遂行される。 - 特許庁

Consequently, the A/D converter is placed in operation with the clock signal of high frequency during the search to shorten the conversion time, and the A/D converter is placed in operation with the clock signal of low frequency during normal reception to reduce noise.例文帳に追加

これにより、サーチ時は周波数の高いクロック信号でＡ／Ｄコンバータを動作させて変換時間を短縮し、通常の受信時はそれより周波数の低いクロック信号でＡ／Ｄコンバータを動作させてノイズを減らすことができる。 - 特許庁

This device is provided with a seamless switchover detection means 18 detecting timing of a seamless switchover signal, and a clock calibration means 17 calibrating the time of a clock 16 in timing of the seamless switchover signal detected by the seamless swichover detection means 19.例文帳に追加

シームレス切替え信号のタイミングを検出するシームレス切替検出手段19と、シームレス切替検出手段が検出したシームレス切替え信号のタイミングで時計16の時刻を較正する時計較正手段17とを設けている。 - 特許庁

To provide a register device capable of reducing a delay time of a clock signal for high-speed operation and capable of restricting the power consumption and an influence of the noise even in the case of controlling a buffer and a clock skew.例文帳に追加

バッファやクロックスキューの調整を行った場合でも、クロック信号の遅延時間を低減し高速な動作を可能としつつ、消費電力やノイズの影響を抑制できるレジスタ装置を提供することを目的とする。 - 特許庁

To provide a VSB receiver with which high speed conversion in time required until a convergence processing end in an AGC circuit and a clock reproducing circuit is made to be compatible with high performance conversion in ghost interference removal and correct clock reproduction.例文帳に追加

ＡＧＣ回路およびクロック再生回路における収束処理完了までにかかる時間の高速化と、ゴースト妨害除去の高性能化および正確なクロック再生とを、両立させたＶＳＢ受信機を提供する。 - 特許庁

While the prescribed time T elapses, a clock signal generation circuit 10 successively reads a plurality of the digital signals stored in the memory circuit 8 and reproduces clock signals synchronized with a signal cycle of transmitted encoded data.例文帳に追加

その所定時間Ｔが経過するまでの間に、クロック信号再生回路１０は、メモリ回路８に記憶された複数個のデジタル信号を、順次読み出し、送信符号化データの信号周期に同期したクロック信号を再生する。 - 特許庁

A slave side optical transmission device, reproduces the Ethernet phase pulse based on the OTN clock, the time stamp, and the OTN frame pulse that are extracted from the OTN signal, and reproduces the Ethernet clock based on the Ethernet phase pulse.例文帳に追加

また、スレーブ側光伝送装置において、ＯＴＮ信号から抽出されたＯＴＮクロック、タイムスタンプ及びＯＴＮフレームパルスに基づきイーサネット位相パルスを再生し、イーサネット位相パルスに基づきイーサネットクロックを再生する。 - 特許庁

More time is permitted for the high speed address sequencer in order to generate all address signal by the prescribed clock frequency by using one address signal as a clock for generating several other address signals.例文帳に追加

他のアドレス信号の幾つかを生成する為のクロックとしてひとつのアドレス信号を使用することにより、上記高速アドレス・シーケンサは所定クロック周波数により全てのアドレス信号を生成する上で更なる時間が許容される。 - 特許庁

In a non-power-down state of a memory, supply of a clock to a data output circuit is limited to a read-state after receiving a read- command, supply of a clock is not performed at the time of an active state and a write-state.例文帳に追加

本発明は、メモリの非パワーダウン状態において、データ出力回路へのクロックの供給を、リードコマンド受信後のリード状態に限定し、アクティブ状態やライト状態の時にはクロックの供給を行わないことを特徴とする。 - 特許庁

A delay circuit 3 for lock comprises constitution for which a plurality of delay elements 3_1-3_n are serially connected and outputs the delay clock for which a frequency divider output clock is delayed by certain time on the basis of a control voltage CNTL.例文帳に追加

ロック用遅延回路３は、複数の遅延素子３_１ 〜３_ｎ が直列接続された構成からなり、制御電圧ＣＮＴＬに基づいて分周器出力クロックをある時間だけ遅延した遅延クロックを出力する。 - 特許庁

To provide a transmission device for keeping the operation of an encoder normal even at the time of falling into the condition that a normal reference clock is not inputted from a transmitter and quickening restoration when the reference clock returns to a normal state.例文帳に追加

送信器から正常な参照クロックが入力されていない状況に陥っても符号化器の動作を正常に保ち、参照クロックが正常な状態に戻ったときの復帰が早い伝送装置の実現を目的とする。 - 特許庁

The clock generation circuit 110 generates a reference clock of a predetermined frequency in the starting period up to the lapse of the wait time after starting the charge pump operation, and generates a reference clock of a frequency corresponding to the set value of the frequency setting register 130 during the operation period after the starting period.例文帳に追加

クロック発生回路１１０が、チャージポンプ動作の開始後ウェイト時間が経過するまでの起動期間では、予め決められた周波数の基準クロックを発生すると共に、起動期間後の動作期間では、周波数設定レジスタ１３０の設定値に対応した周波数の基準クロックを発生する。 - 特許庁

To provide a Bluetooth(R) communication module which is miniaturized by reducing the number of parts by making common an operating clock signal to be used for a low power consumption mode in a Bluetooth(R) communication and an operating clock signal of a real time clock, and a semiconductor integrated circuit for performing communication control thereof.例文帳に追加

ブルートゥース通信の低消費電力モードに使用される動作クロック信号と、リアルタイムクロックの動作クロック信号との共通化を図り、部品点数を削減しモジュールの小型化を図ることの出来るブルートゥース通信モジュール、並びに、その通信制御を行う半導体集積回路を提供する。 - 特許庁

To provide a clock switching apparatus suitable for a microcomputer to be used for a system in which variation of power supply voltage is large and capable of suppressing the generation of whiskers at the time of switching clock signals without using a complicated and expensive circuit such as a PLL circuit and capable of accurately detecting the switching timing of two clock signals.例文帳に追加

電源電圧の変動が大きい系で使用されるマイコンに最適なクロック切換装置であって、ＰＬＬ回路のような複雑かつ高価な回路を使用せずに、クロック信号の切換に際しヒゲが発生せず、かつ、２つのクロック信号が切換られたタイミングを正確に検知できるクロック切換装置を提供する。 - 特許庁

The other separated clock and frame data are inputted to a selector 164, and the selector 164 selects and outputs the signals of either one of the clock and the frame data on the basis of the determination of the time information extraction part 162, and the respective parts of the communication device 1 are operated on the basis of the clock generated from the signals outputted from the selector 164.例文帳に追加

セレクタ１６４は、分離された他方のクロックおよびフレームデータを入力され、時刻情報抽出部１６２の判断に基づきクロックとフレームデータとの何れか一方の信号を選択して出力し、通信装置１の各部は、セレクタ１６４から出力された信号から生成されるクロックに基づき動作する。 - 特許庁

To obtain an optical disk recording device capable of halting writing to an optical disk immediately when detecting an abnormality in the clock pull-in state of a clock generation section at the time of controlling CAV, and of performing rewriting to the optical disk after avoiding the abnormality in the clock pull-in state, and of normally terminating the writing operation.例文帳に追加

ＣＡＶ制御時のクロック生成部のクロック引き込み状態に異常を検出した場合、即座に光ディスクへの書き込みを停止し、クロック引き込み状態の異常を回避した後、光ディスクへの再書き込みを行って正常に書き込み処理を終了することができる光ディスク記録装置を得る。 - 特許庁

To solve the problem wherein an exposure time gets different because a shutter speed is varied corresponding to a change in clock frequency even while a line setting value etc are obtained from the same shutter gain volume through calculation, when a clock frequency which serves as the standard of the operation of a solid-state image sensor is varied with a frequency change in a master clock.例文帳に追加

マスタークロックの周波数の変更によって固体撮像素子の動作の基準となるクロックの周波数が変わると、同じシャッターゲイン量から計算して求めたライン設定値等でも、クロック周波数の変化に応じてシャッター速度が変化するため、露光時間が異なるものとなってしまう。 - 特許庁

A delay-locked loop (DLL) circuit is coupled to the phase-locked loop circuit and the oversampling phase selecting circuit, and used for comparing the data phase of the data signal with the clock phase of the selected clock signal, so as to delay the data phase of the data signal by a delay time until the data phase is locked as the clock phase.例文帳に追加

遅延ロックループ（ＤＬＬ）回路は、位相ロックループ回路およびオーバーサンプリング位相選択回路に接続されており、データ信号のデータ位相と選択されたクロック信号のクロック位相とを比較して、データ位相がクロック位相にロックするまで遅延時間分だけデータ信号のデータ位相を遅延させる。 - 特許庁

To reduce the output delay time of a clock synchronous output terminal while guaranteeing the internal state of a semiconductor integrated circuit in a clock stop state and just after clock operation without increasing the chip area of the semiconductor integrated circuit in a semiconductor integrated circuit using a CTS.例文帳に追加

ＣＴＳを用いた半導体集積回路において、クロック停止状態およびクロック動作直後における半導体集積回路の内部状態を保証したまま、半導体集積回路のチップ面積を増大することなく、クロック同期出力端子の出力遅延時間を小さくすることを課題とする。 - 特許庁

The battery controller 7 reads out at every fixed time a timing table progressed by a common clock counter or by a clock counter acquired by dividing the common clock counter in order to synchronize the multiplexer 2, the output side sampling switch 4, the A/D converter 6 and an own memory storage operation, and executes the read-out described content.例文帳に追加

電池コントローラ７は、マルチプレクサ２、出力側サンプリングスイッチ４、Ａ／Ｄコンバータ６及び自己のメモリ格納動作を同期させるために、共通のクロックカウンタ乃至共通のクロックカウンタを分周したクロックカウンタにより進行するタイミングテーブルを一定時間ごとに読み出して、読み出した記載内容を実行する。 - 特許庁

In another period of time in the clock cycle, the charge storage element is used to transfer charge from the second output end to the charge storage element in a period in which the second clock signal is at the high level, and to transfer the charge from the charge storage element to the first output end when the first clock signal is at the low level.例文帳に追加

クロック周期のもう一つの期間において、電荷蓄積素子は、第２クロック信号がハイレベルである期間内に第２出力端から電荷蓄積素子までの電荷移動を実行し、第１クロック信号が低レベルである場合、電荷蓄積素子から第１出力端までの電荷移動を実行させるのに用いられる。 - 特許庁

On the occurrence of a fault in either of the 2 systems of the clock signal sources or when the phases of the clock signals CLK1, CLK2 are considerably deviated and the relation of the phases of the clock signals CLK1, CLK2 cannot be recovered for a long time, the lock signal CLK1 or CLK2 is immediately selected on the basis of a selection control signal.例文帳に追加

２系統のクロック信号源のうち何れか一方が故障した場合、あるいは クロック信号CLK1，CLK2の位相が著しくずれていて、クロック信号CLK1，CLK2間の位相関係が(長期間)改善されない場合には、選択切換制御信号に基づき、即座にクロック信号CLK1，CLK2の選択を実施するようにする。 - 特許庁

The deskew parts 13a to 13n, 14a to 14n are provided with the synchronous delay circuit 20a for delaying the timing signal T1 using the interval of a reference clock F0 as a unit, and the asynchronous delay circuit 20b for delaying the timing signal T1 by the time shorter than the interval of the reference clock F0 asynchronously to the reference clock F0.例文帳に追加

デスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎは、基準クロックＦ０の周期を単位としてタイミング信号Ｔ１を遅延させる同期遅延回路２０ａと、基準クロックＦ０とは非同期に基準クロックＦ０の周期よりも短い時間だけタイミング信号Ｔ１を遅延させる非同期遅延回路２０ｂとを備える。 - 特許庁