「ぱわーとらんじすた」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

この際、第２の電圧Ｖ１４は、配線インダクタンス、及びパワートランジスタＴ１１のオン抵抗Ｒonに起因し、過電流発生時には電圧値が低くなるように変化するので、デッドショート発生時には、即時に回路を遮断し、パワートランジスタＴ１１、及び該パワートランジスタＴ１１と電源とを接続する配線を保護することができる。例文帳に追加

In this case, the 2nd voltage V14 is decreasingly changed on the occurrence of an overcurrent due to an inductance of wires and an on-resistance Ron of the power TR T11, and the circuit is immediately interrupted on the occurrence of a dead short circuit, and the power TR T11 and the wire interconnecting the power TR T11 and a power supply can be protected. - 特許庁

そして、パワースイッチング素子Ｓｗがオン状態となった後に、充電用ＭＯＳトランジスタ４０をオン操作する。例文帳に追加

Then, after the power switching element Sw is switched on, a MOS transistor 40 for charge is turned on. - 特許庁

短絡検出により発生したブランキング期間中に入力信号が変化してもパワートランジスタの破壊が生じないようにする。例文帳に追加

To prevent a power transistor from being destroyed even if an input signal is changed during a blanking term caused by short-circuiting detection. - 特許庁

動作不良を起こしているトランジスタは、発光しないため、発光パターンを評価することにより、パワーアンプ３０内のトランジスタの導通不良、電流集中を容易に検査できる。例文帳に追加

Since the malfunctioned transistors emit no light, the conduction failure and the current concentration in the power amplifier 30 are easily inspected through the evaluation of emission patterns. - 特許庁

この論理和ＩＣの出力によりパワートランジスタのＰＷＭ駆動信号が所定のオンディレイ時間以下にならないようにする。例文帳に追加

By means of the outputs of the OR ICs, the PWM drive signal for the power transistor will not be set less than the predetermined on-delay time. - 特許庁

下側素子制御部４１ｂ〜４３ｂは、下側トランジスタＱ１ｂ〜Ｑ３ｂに対応して設けられ、パルス信号であるゲート制御電圧を生成して下側トランジスタＱ１ｂ〜Ｑ３ｂをオンさせることで、充電部６からブートコンデンサＣ１〜Ｃ３へと電流を流す充電制御を行う。例文帳に追加

Lower element control units 41b-43b are provided to correspond to lower transistors Q1b-Q3b, and perform charge control to let currents flow from the charger 6 to the boot capacitors C1-C3 by generating gate control voltages being pulse signals and switching on the lower transistors Q1b-Q3b. - 特許庁

トランジスター（Ｙｎｐ）のゲートにゲートドライバー４４０の出力端を連結し、維持期間にはキャパシタＣ１の第１端の電圧を用いてトランジスター（Ｙｎｐ）を導通して維持放電パルスを走査電極（Ｃｐ）に供給する。例文帳に追加

A gate of the transistor (Ynp) is coupled to an output terminal of a gate driver 440 and in a sustain period, the transistor (Ynp) is turned on by using a voltage at a first terminal of a capacitor C1 to supply sustain discharge pulses to the scan electrodes (Cp). - 特許庁

逆接保護回路１には制御部３、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。例文帳に追加

The reverse connection protection circuit 1 includes a control unit 3, a reverse connection protection diode D1, and a Pch power MOS transistor PMT1. - 特許庁

サーボモータ１４０を駆動制御するためのパワートランジスタモジュールに含まれた使用されていない回生抵抗用トランジスタ２５０を用いてヒーターへの通電制御を行う。例文帳に追加

The supply of a current to the heater is controlled using the unused transistor 250 for a regenerative resistor contained in a power transistor module for controlling the driving of a servo motor 140. - 特許庁

本発明の半導体集積回路は、クリティカルパス上のゲート回路１のみを、しきい値電圧の低いトランジスタとしきい値電圧の高いトランジスタとを組み合わせたMTゲートセルで構成し、それ以外のゲート回路１は、しきい値電圧の高いトランジスタで構成する。例文帳に追加

In this semiconductor integrated circuit according to this invention, only a gate circuit 1 on a critical path is constituted in an MT gate cell which is the combination of a transistor with low threshold voltage and a transistor with high threshold, and the remaining gate circuits 1 are constituted by transistor with high threshold voltage. - 特許庁

パッド直下の相間絶縁膜およびトランジスタに対しワイヤボンドによるダメージ防止が可能なパッド構造を提供する。例文帳に追加

To provide a pad structure which prevents damage caused by wire bonding for an interlayer insulating film and a transistor which are located right beneath the a pad. - 特許庁

ハイサイド側のＭＯＳトランジスタＱ２を搭載するハイサイド用ダイパッド５に内部配線用のワイヤーパッドエリア７を設け、制御ＩＣ１０の起動電源用パッド１１とそのワイヤーパッドエリア７とをワイヤー８で接続する。例文帳に追加

A wire pad area 7 for internal wiring is provided in a die pad 5 for the high side on which a high-side MOS transistor Q2 is mounted, and a pad 11 for the activating power source of the control IC 10 and the wire pad area 7 are connected by a wire 8. - 特許庁

パワーゲートトランジスタを通る電流サージが小さい、スリープモード動作を有する集積回路装置のためのパワーゲーティング技術を提供する。例文帳に追加

To provide a power-gating technique for an integrated circuit device wherein a current surge through a power gate transistor is small, having a Sleep Mode of operation. - 特許庁

熱保護回路１５は、パワーアンプ回路ｃｈ１〜ｃｈ４を構成する出力段トランジスタの温度をモニタし、温度が所定温度以上となると、始めにパワーアンプ用電源回路１２Ａに電源供給の停止を指示する。例文帳に追加

A thermal protection circuit 15 monitors a temperature of output stage transistors(TRs) which are components of power amplifier circuits ch1-ch4, and when the temperature reaches a prescribed temperature or more, stoppage of power supply is instructed first to a power amplifier circuit 12A. - 特許庁

パワートランジスタＴｒ０のベースが抵抗Ｒ４、インダクタンスＬａを介してエミッタに接続される。例文帳に追加

The base of a power transistor Tr0 is connected to an emitter through a resistance R4 and an inductance La. - 特許庁

ＰＷＭ制御部（８）は駆動信号（ＳＤ）に従ってパワートランジスタ（ＱＨ、ＱＬ）に対してオンオフ制御を行う。例文帳に追加

A PWM control unit (8) performs ON/OFF control for the power transistors (QH, QL) corresponding to the driving signal (SD). - 特許庁

パワーモジュールＰＭ１１〜ＰＭ１６の各々は、直列に接続された１対のＭＯＳトランジスタからなる。例文帳に追加

Each of the power modules PM11-PM16 includes a pair of MOS transistors connected in series. - 特許庁

ローラー１の表面には、薄膜トランジスタ（ＴＦＴ）のパターンを表す溝７が形成されている。例文帳に追加

The groove 7 for expressing the pattern of a thin film transistor (TFT) is formed on the surface of a roller 1. - 特許庁

チャネル長のばらつきを低減した横型パワーＭＯＳトランジスタおよびその製造方法を提供することを目的とする。例文帳に追加

To provide a horizontal power MOS transistor in which the dispersion of channel length can be reduced, and to provide a manufacturing method of the transistor. - 特許庁

オン抵抗および出力容量を低減した横型パワーＭＯＳトランジスタおよびその製造方法を提供することを目的とする。例文帳に追加

To provide a horizontal power MOS transistor which reduces the on-resistance and an output capacity, and to provide a method for manufacturing the same. - 特許庁

パワートランジスタＭ１のドレインをオペアンプＡの非反転入力端子に接続するとともに、トランジスタＭ２のドレインをオペアンプＡの反転入力端子に接続することで、ゲート同士及びソース同士を接続したパワートランジスタＭ１及びトランジスタＭ２のドレイン電圧をほぼ同一とする。例文帳に追加

The drain voltages of the power transistor M1 and the transistor M2 which are connected with each other in the gates and sources are set to almost the same value by connecting the drain of a power transistor M1 to a non-inverted input terminal of an operational amplifier A, and also connecting the drain of the transistor M2 to an inverted input terminal of the operational amplifier A. - 特許庁

半導体装置では、Ｎ型ロジック領域ＮＬにおけるトランジスタが引っ張り応力を有する膜５０により覆われ、Ｐ型ロジック領域ＰＬにおけるトランジスタが圧縮応力を有する膜５５により覆われている。例文帳に追加

In the semiconductor device, transistors in an n-type logic area NL are covered with a film 50 having tensile stress, and transistors in a p-type logic area PL are covered with a film 55 having compression stress. - 特許庁

パワーＭＯＳトランジスタの自己発熱特性を正確に反映した評価方法を提供することを目的とする。例文帳に追加

To provide an evaluation method for accurately reflecting self-heat generation characteristics in a power MOS transistor. - 特許庁

第２のコンパレータＣＭＰ２は、入力トランジスタがＮ型ＭＯＳトランジスタで構成され、＋側入力端子がＰ型ＭＯＳトランジスタ６２Ｐを介して信号入力端子Ｔ４０Ａに接続され、−側入力端子には第２の基準信号Ｓref2が供給される。例文帳に追加

A second comparator CMP2 is so constructed that an input transistor is formed by an N-type MOS transistor, +side input terminal is connected to the signal input terminal T40A through a P-type MOS transistor 62P, and a second reference signal Sref2 is supplied to -side input terminal. - 特許庁

高温、長時間の加熱を行わなくても済む導電性パターンの形成方法及び薄膜トランジスタ基板の製造方法を提供すること。例文帳に追加

To provide a formation method of a conductive pattern for dispensing with long heating at high temperature, and to provide a manufacturing method of a thin-film transistor substrate. - 特許庁

ＳＭＤ型半導体受光装置１０は、ＰＣＢ１１上の配線パターンに略立方体形状の半導体受光素子であるフォトトランジスタ１２がダイボンディングされ、ワイヤ１３でフォトトランジスタ１２の電極と配線パターンとをワイヤボンディングされている。例文帳に追加

An SMD semiconductor light-receiving device 10 is equipped with a substantially cubical phototransistor 12 as a semiconductor light-receiving element die-bonded on the wiring pattern on the PCB 11, and the electrode of the phototransistor 12 is wire-bonded to the wiring pattern with a wire 13. - 特許庁

各ブロックはロジックトランジスタを有するロジック回路、及びアース電圧と供給電圧のうち一つに連結されたパワーラインと前記ロジック回路との間に連結されたコントロールトランジスタを含む。例文帳に追加

Each blocks includes a logic circuit, having a logic transistor and a control transistor connected in between a power line connected to one of ground voltage and supply voltage and the logic circuit. - 特許庁

パワートランジスタの放熱をより促すような収容箱を備えた制御部をもつ室外ユニット及び空気調和機を提供する。例文帳に追加

To provide an outdoor unit and an air conditioner provided with a control part having an accommodation box that may facilitate the heat radiation of a power transistor. - 特許庁

その締付け用雄ネジ部５２に螺合させた締付けナット７のネジ推力によって、上記クランプアーム６に設けたテーパ内周面５４を前記のテーパ外周面５１にテーパ係合させる。例文帳に追加

The tapered inner peripheral surface 54 mounted on the clamping arm 6 is tapered and engaged with the tapered outer peripheral surface 51 by screw thrust of a fastening nut 7 engaged with the fastening male screw part 52. - 特許庁

可変キャパシタンスは、浮遊拡散部キャパシタンスに加えてトランスファゲート・トランジスタのキャパシタンスを排除すること又は含めることによって提供される。例文帳に追加

The variable capacitance is provided by excluding or including a transfer gate transistor capacitance in addition to a floating diffusion capacitance. - 特許庁

エレクトロマイグレーションの制約を受け難く、配線抵抗が小さくトランジスタの電力損失が少ない、パッド配置の制約の少ないパワーＭＯＳトランジスタを提供する。例文帳に追加

To provide a power MOS transistor which is hard to be restricted by electromigration, lower in wiring resistance and power loss, and has a little restriction on arrangement of a pad. - 特許庁

パワーアンプのトランジスタＴｒに抵抗素子Ｒ１とスイッチ素子１５との直列回路が接続されている。例文帳に追加

A series circuit consisting of a resistor R1 and a switch element 15 is connected to a transistor(TR) of a power amplifier. - 特許庁

可変抵抗素子として動作するＭＯＳトランジスタを２個直列に接続し、電池１の電圧が所定の電圧に到達すると、電池１の充電電流がＰチャネルＭＯＳトランジスタ３５とＮチャネルＭＯＳトランジスタ３６側に切り替わりバイパスされる。例文帳に追加

Two MOS transistors operating as the variable impedance element are connected in series, and when a voltage of a battery 1 reaches its prescribed voltage, a charging current of the battery 1 is switched to a p-channel MOS transistor 35 and n-channel MOS transistor 36 side to be bypassed. - 特許庁

電動装置の電動機を駆動する２系統のインバータ回路を備えるパワーモジュール４０において、パワートランジスタおよびシャント抵抗を搭載した配線板は、板状のモールド部４２に埋設される。例文帳に追加

In a power module 40 including two systems of inverter circuits for driving an electromotor of a motor-driven apparatus, a wiring board mounted with a power transistor and a shunt resistance is buried in a plate-shaped mold portion 42. - 特許庁

第１の増幅回路ＡＭＰ１はパワーＭＯＳトランジスタ３のゲート−ソース間電圧（Ｖｇｓ）を感知し、第２の増幅回路ＡＭＰ２は正常負荷状態と低負荷状態の間に設定されるパワーＭＯＳトランジスタの動作曲線を感知する。例文帳に追加

The first amplification circuit AMP1 detects a voltage Vgs between the gate and source of the power MOS transistor 3, and the second amplification circuit AMP2 detects the operating curve of the power MOS transistor set between normal- and low-load states. - 特許庁

各メモリセルはワードラインのうち１つとビットラインのうち１つに連結されたトランジスタと、トランジスタとプレートラインのうち、１つに連結された強誘電体キャパシタを含む。例文帳に追加

Each memory cell comprises a transistor connected to one line among word lines and one line among bit lines and a ferroelectric capacitor connected to one among transistors and plate lines. - 特許庁

回転数が低くてトルクが高い場合はパワートランジスタ１４およびモータ１１の発熱を防止するためにキャリア周波数を低くする。例文帳に追加

When the number of revolutions is low and the torque is high, the carrier frequency is lowered in order to prevent heat generation in the power transistor 14 and the motor 11. - 特許庁

書き込みトランジスタのドレインと読み出しトランジスタのゲート、および、前記ドレインとキャパシタの一方の電極を接続した記憶セルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソースとドレインとを、それぞれ、読み出しビット線及びバイアス線に接続する。例文帳に追加

A matrix circuit is formed by using a drain in a write-in transistor, a gate in a read-out transistor, and a plurality of memory cells to which either of electrode of the drain and a capacitor is connected. - 特許庁

ラテラル構造のＰＮＰバイポーラトランジスタＱ１を有するパワーＩＣの回路検証を行う際に、シミュレーション装置に備わる回路ブロック定義機能を用いてトランジスタＱ１をメイントランジスタＴｒ０と寄生トランジスタＴｒ１，Ｔｒ２を接続してなる回路ブロックとして定義してシミュレーションを行う。例文帳に追加

In performing the circuit verification of a power IC having a PNP bipolar transistor Q1 comprising lateral structure, the transistor Q1 is defined as a circuit block obtained by connecting a main transistor Tr0 to parasitic transistors Tr1, Tr2 by using a circuit block definition function included in a simulation device to simulate the transistor Q1. - 特許庁

エレメントクランパ１７９は、エレメント組立体Ｅを外周側から押し付けてエレメント内周ガイド１４５との間でクランプ保持する。例文帳に追加

An element clamper 179 presses the element assembly E from an outer peripheral side and clamps and holds it between the element inner peripheral guide 145 and it. - 特許庁

また、ＭＯＳトランジスタのホットキャリア劣化をシミュレーションする際に、tを時間として、ＭＯＳトランジスタに対する累積ストレス量を表すパラメータAgeを、Age ∝∫[I_sub^m・I_d^2-m]dt の特徴を持ったモデル式により計算する。例文帳に追加

Also when deterioration of its hot carriers is simulated, a parameter Age for representing the cumulative stress quality to it is calculated, based on the model equation characterized by Age ∝∫[Isubm.Id2-m]dt, with t as the time. - 特許庁

発光素子ＯＥＬに選択的に発光駆動電流を加えるための駆動用トランジスタＴ２と、前記駆動用トランジスタのゲート電位を制御する制御用トランジスタＴ１と、前記制御用トランジスタにより制御される駆動用トランジスタのゲート電位を保持する電荷保持用キャパシタＣＳが表示画素ごとに備えられる。例文帳に追加

The active matrix type light emitting display device is equipped with: a transistor T2 for drive for selectively applying a light emitting drive current to the light emitting element OEL; a transistor T1 for control controlling the gate potential of the transistor for drive; and a capacitor for holding charge CS holding the gate potential of the transistor for drive controlled by the transistor for control for every display pixel. - 特許庁

低消費電流でノイズ耐性に優れた高圧側パワートランジスタを駆動する回路を提供する。例文帳に追加

To provide a circuit for driving a high voltage side power transistor in a low current consumption, the noise durability of which is excellent. - 特許庁

第１のコンパレータＣＭＰ１は、入力トランジスタがＰ型ＭＯＳトランジスタで構成され、＋側入力端子がＮ型ＭＯＳトランジスタ６１Ｎを介して信号入力端子Ｔ４０Ａに接続され、−側入力端子には第１の基準信号Ｓref1が供給される。例文帳に追加

A first comparator CMP1 is so constructed that an input transistor is formed by a P-type MOS transistor, +side input terminal is connected to a signal input terminal T40A through an N-type MOS transistor 61N, and a first reference signal Sref1 is supplied to -side input terminal. - 特許庁

コントロール回路３は、これを受けてドライブ回路１を制御してパワーＭＯＳトランジスタＱ１をシャットダウンする。例文帳に追加

A control circuit 3 responds to this and controls the circuit 1 to shut down the transistor Q1. - 特許庁