「セルト」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

カプセルトナーの製造方法は、樹脂微粒子分散液調製工程と、樹脂微粒子調製工程と、付着工程と、噴霧工程と、膜化工程とを含む。例文帳に追加

The production method of a capsule toner includes a step of preparing a dispersion liquid of resin fine particles, a step of preparing resin fine particles, a deposition step, a spraying step and a film forming step. - 特許庁

カプセルトナー１は、結着樹脂および着色剤を含むトナー母粒子２と、トナー母粒子２表面に形成された樹脂被覆層４とを有する。例文帳に追加

The capsule toner 1 comprises toner base particles 2 containing a binder resin and a colorant, and a resin coating layer 4 formed on the surface of the toner base particle 2. - 特許庁

カプセルトナーは、結着樹脂および着色剤を含むトナー母粒子と、結晶性ポリエステル樹脂および非晶性樹脂を含み、前記トナー母粒子の表面を被覆する樹脂被覆層とを有する。例文帳に追加

The capsule toner includes: a toner base particle with a binder resin and colorant; and a resin-coated layer that includes a crystalline polyester resin and amorphous resin and coats a surface of the toner base particle. - 特許庁

タイミング生成部は、レプリカセルトランジスタを介して接地線に接続される第１ノードが高レベルから低レベルに変化するときにセンスアンプイネーブル信号を活性化する。例文帳に追加

The timing generation unit activates the sense amplifier enable signal when the first node connected to the ground line through the replica cell transistor changes from a high level to a low level. - 特許庁

低温定着性と耐ホットオフセット性を損なうことなく、現像剤の流動性低下が発生しにくいカプセルトナーおよびその製造方法の開発を提供する。例文帳に追加

To provide capsule toner hardly causing a decrease in fluidity of a developer without spoiling low temperature fixability and hot offset resistance, and to develop a method for producing the toner. - 特許庁

カプセルトナーは、結着樹脂および着色剤を含むトナー母粒子と、樹脂微粒子および電荷増強樹脂微粒子で構成され、前記トナー母粒子の表面を被覆する樹脂被覆層とを有する。例文帳に追加

The capsule toner is composed of: toner base particles having a binder resin and a colorant; resin fine particles; and the resin fine particles for enhancing charge, wherein the capsule toner further includes a resin coating layer for coating the surface of the toner base particle. - 特許庁

これらのメモリセルトランジスタＭＴは、それぞれ、活性領域Ｓａの上面上または上方にトンネル絶縁膜３を介して電荷蓄積機能を有する電荷トラップ膜４を備えている。例文帳に追加

These memory cell transistors MT respectively include a charge trap film 4 on the top face of or above the active region Sa via a tunnel insulation film 3, with the charge trap film 4 having a charge accumulating function. - 特許庁

セルトランジスタの微細化に適した構造の選択トランジスタを有するＮＡＮＤ型不揮発性半導体記憶装置及びその製造方法を提供する。例文帳に追加

To provide a NAND type non-volatile semiconductor storage device having a selection transistor with a structure suitable for micropatterning of cell transistors, and to provide a method of manufacturing the device. - 特許庁

苗を育苗したセルトレイでも苗を収納した箱や収容器でも、作業性及び効率良く移植作業が行なえる苗載台を装備した移植機を提供することを課題とする。例文帳に追加

To provide a transplanter equipped with a seedling-carrying platform for carrying out transplantation operation in excellent workability and efficiency even in a cell tray in which seedlings are raised or in a box or storage vessel in which seedlings are stored. - 特許庁

低電圧動作させた場合においても、メモリセルのサイズを低減させつつ、安定動作を実現するとともに、セルトランジスタのばらつきによる影響を低減する。例文帳に追加

To reduce influence of dispersion in cell transistors, while reducing the size of a memory cell and achieving stable operation, in low-voltage operation. - 特許庁

大電流が必要とされる磁気メモリ素子への情報書込みに際し、ゲート電圧ストレスを抑制し、セルトランジスタの寿命の短縮を防止する。例文帳に追加

To prevent reduction of a life of a cell transistor by limiting the stress caused by gate voltage, in writing information on a magnetic memory element, which requires large current. - 特許庁

選択トランジスタの閾値電圧を所定の値とし、且つ選択トランジスタのチャネル領域の不純物がメモリセルトランジスタに与える影響を低減する。例文帳に追加

To reduce an influence of impurities in a channel region of a select transistor on a memory cell transistor by setting a threshold voltage of the select transistor to a predetermined value. - 特許庁

選択ワード線に直交する方向に隣接する２つのセルトランジスタで通過ワード線を共有させ、各セルのワード線を１．５本にすることにより、キャパシタの形状を正方形に近づける。例文帳に追加

A shape of capacitor is made to be almost a quadrate, by: making two neighboring cell transistors in the direction perpendicular to a selected ward line share a passing word line; and making the number of the word line of each cell one and half. - 特許庁

したがって、薬剤散布器３１を一方向へ移動させるだけで、セルトレイに収容された野菜苗に薬剤を均一に散布することが可能になり、薬剤散布作業を大幅に効率化することができる。例文帳に追加

Therefore, the chemical can be uniformly sprayed to vegetable seedlings accommodated in the cell tray only by moving the chemical spray container 31 in one direction, thereby greatly improving the efficiency of a chemical spray operation. - 特許庁

セルトランジスタ１１は、シリコン基板１２、コントロールゲートＣＧ、及び電気的に孤立した一対のフローティングゲートＦＧ１，ＦＧ２からなり２次元マトリクス状に複数配列されている。例文帳に追加

A cell transistor 11 comprises a silicon substrate 12, a control gate CG, and a pair of floating gates FG1 and FG2 that are isolated electrically, and a plurality of them are arranged in a two-dimensional matrix form. - 特許庁

選択トランジスタＴｒｓ１およびＴｒｓ２は、Ｐウェル領域１０．１および１０．２のうち、対応するサブビット線が結合するメモリセルトランジスタと同一のＰウェル領域に設けられる。例文帳に追加

Selective transistors Trs1 and Trs2 are respectively provided in the P-well regions same as the memory cell transistors bonded with corresponding sub bit lines, out of the P-well regions 10.1 and 10.2. - 特許庁

自動ドア５０の近傍には、表示部７５が設けられ、そこには、キャンセルトリガー線５１ａ，５１ｂとメイントリガー線５２ａ，５２ｂで検出したＩＤタグを有した人の移動が表示される。例文帳に追加

A display part 75 is provided near the automatic door 50, and movement of the person having an ID tag detected by the cancellation trigger lines 51a, 51b and the main trigger lines 52a, 52b is displayed thereon. - 特許庁

４色のカプセルトナー３５ａ〜３５ｄが懸濁する現像液２４を収納した現像槽２３の上部に、透明の感光体１８を矢印Ａ方向に回転自在に支持した。例文帳に追加

In this image forming device, a transparent photoreceptor 18 is supported so as to be freely rotated in direction of an arrow A in a top part of a developer tank 23 storing the developer 24 where capsule toners of four colors 35a to 35d are suspended inside. - 特許庁

第１選択トランジスタ２２は、一端がセルトランジスタ列の一端と接続され、積層された第１導電膜５２と電極間絶縁膜５３と第２導電膜５４と、ソース／ドレイン拡散層５５と、を有する。例文帳に追加

A first select transistor 22, one end of which is connected to one end of a cell transistor column, comprises a stack of a first conductive film 52, inter-electrode insulating film 53, and second conductive film 54, and source/drain diffusion layers 55. - 特許庁

したがって第３の導電層１１に高濃度に不純物をドープし不純物を外方拡散しても、セルトランジスタＴｒ側に不必要に拡散されることがない。例文帳に追加

This prevents an impurity from diffusing unnecessarily toward the transistor Tr when the third conductive layer 11 is doped with the impurity in a highly concentrated manner and the impurity is allowed to diffuse outward. - 特許庁

高い不純物濃度を有する拡散領域によってメモリセルトランジスタと選択トランジスタとが確実に接続されるＥＥＰＲＯＭの製造方法を提供する。例文帳に追加

To provide a method for fabricating an EEPROM, which can connect a memory cell transistor and a selection transistor reliably by a diffusion area having a high impurity concentration. - 特許庁

ＮＡＮＤ型フラッシュメモリにおけるメモリセルトランジスタの様々な特性と選択ゲートトランジスタのカットオフ特性とを共に良好に実現する。例文帳に追加

To sufficiently achieve both various characteristics of a memory cell transistor and a cut off characteristic of a select gate transistor in a NAND type flash memory. - 特許庁

メモリセルトランジスタのトンネル絶縁膜１５と低電圧トランジスタの低電圧ゲート絶縁膜１４と高電圧トランジスタの高電圧ゲート絶縁膜１６を半導体基板７の上に形成する。例文帳に追加

A tunnel insulating film 15 of a memory cell transistor, a low-voltage gate insulating film 14 of a low-voltage transistor, and a high-voltage gate insulating film 16 of a high-voltage transistor are formed on a semiconductor substrate 7. - 特許庁

ＳＯＩ基板２１にトレンチキャパシタ２３を形成する際に、素子が形成されるＰウェル領域２１−２がフローティング状態になるのを防止して、セルトランジスタ２６の動作を安定化できる。例文帳に追加

When the trench capacitors are formed on the SOI substrate, operations of cell transistors 26 can be made stable by preventing p-well regions 21-2 in which elements are formed from being turned to a floating state. - 特許庁

ワード線（ＷＬ）の選択時の電圧レベルを、メモリセルトランジスタのしきい値電圧の変動に応じて調整するプルダウン素子（ＰＤ）を各ワード線に対応して設ける。例文帳に追加

A pull-down element (PD) is provided corresponding to each word line for adjusting, according to fluctuations in threshold value voltage of a memory cell transistor, a voltage level when a word line (WL) is selected. - 特許庁

このとき、メモリセルトランジスタのオフリーク電流の観点からメモリセルのしきい値電圧Ｖｔｈを規定するセンス電流アンプの電流感度を設定する。例文帳に追加

At this time, the current sensitivity of a sense current amplifier for prescribing a threshold voltage Vth of a memory cell is set from the viewpoint of the off leak current of a memory cell transistor. - 特許庁

メモリセルアレイのＮＡＮＤセルブロック１は、複数のメモリセルトランジスタＭＣがビット線ＢＬとソース線ＳＬの間に直列接続されたＮＡＮＤセルにより構成される。例文帳に追加

The NAND cell block 1 of a memory cell array comprises NAND cells in which a plurality of memory cell transistors MC are connected in series between a bit line BL and a source line SL. - 特許庁

微細化しても、セルトランジスタ上のコンタクトブラグと強誘電体キャパシタとの間の短絡を防止できる不揮発性記憶装置を提供する。例文帳に追加

To provide a nonvolatile memory which can prevent a short circuit between a contact plug and a ferroelectric capacitor on a cell transistor, even in fine patterning. - 特許庁

前記選択されたワードラインのメモリセルトランジスタのゲート電圧が前記プログラム電圧に到達した後、前記ストリングのチャンネル領域に接地電圧に供給される。例文帳に追加

After gate voltage of the memory transistor of the selected word line reaches the program voltage, ground voltage is supplied to the channel region of the string. - 特許庁

一方、セルトランジスタＳＴ側では酸化の進行が抑えられ、後酸化によるバーズビーク量の増加や、不純物の過度の拡散によるショートチャネル効果を抑制することが可能な構成となっている。例文帳に追加

The cell transistor ST- side of the EEPROM is restrained in progress of oxidation, and an increase in the amount of a bird's beak due to oxidation and a short channel effect induced by excess diffusion of impurities can be restrained. - 特許庁

試験時において基準セルトランジスタＴ２ｒのゲート電圧が設定され、試験用基準メモリセル３に流れる基準電流が調節される。例文帳に追加

When testing, a gate voltage of the reference cell transistor T2r is set, and a reference current made to flow through the reference memory cell 3 for testing is adjusted. - 特許庁

ビット線に接続され、２^2の閾値電圧状態を保持可能なセルトランジスタＭＣの閾値電圧状態を検出する読出しバッファ回路PBを有する。例文帳に追加

This circuit has a read-out buffer circuit PB connected to a bit line and detecting a threshold voltage state of a cell transistor MC which can hold a threshold voltage state of 22. - 特許庁

たとえば、周辺トランジスタＣＴのゲート電極部４１よりもゲート長が短い、セルトランジスタＳＴ側を第１の絶縁膜３７によって覆った状態で、酸化雰囲気中にてアニールする。例文帳に追加

The gate of a cell transistor ST-side part of an EEPROM which is shorter in length than that of the gate electrode 41 of a peripheral transistor CT is covered with a first insulating film 37 and annealed in an oxidizing atmosphere, where the gate of a cell transistor ST is shorter in length than that of the gate electrode 41 of a peripheral transistor CT. - 特許庁

選択ゲートトランジスタＳＴは、第１絶縁膜１９と接し、且つ、メモリセルトランジスタ側の側面で第１絶縁膜１９より固定電荷の多い第２絶縁膜１１を含む積層絶縁膜と接している。例文帳に追加

The select gate transistor ST is in contact with the first insulating film 19 and also in contact with a laminated insulating film including a second insulating film 11 having more fixed electric charges than the first insulating film 19 on a side surface on the memory cell transistor side. - 特許庁

不揮発性メモリセルトランジスタにおいて、絶縁膜６０はゲート間絶縁膜６６よりなり、第１導電層３０はフローティングゲートであり、第２導電層７２はコントロールゲートである。例文帳に追加

In the nonvolatile memory cell transistor, an insulating film 60 comprises an inter-gate insulating film 66, a first conductive layer 30 is a floating gate, and a second conductive layer 72 is a control gate. - 特許庁

メモリセルトランジスタＭＣに記憶されたデータの読み出しに用いる第１のセンスアンプ１０に加え、セル電流Icの状態を詳しく調べるために、第２，第３のセンスアンプ２０，３０を設ける。例文帳に追加

In addition to a first sense amplifier 10 which is used for reading data stored in a memory cell transistor MC, a second and third sense amplifiers 20 and 30 are provided to check a condition of a cell current Ic in detail. - 特許庁

フラッシュメモリのメモリセルトランジスタの形成で、シリコン基板１にＳＴＩ２を形成し、活性領域３にはゲート絶縁膜５、フローティングゲート電極４ｂを積層形成する。例文帳に追加

In forming a memory cell transistor of a flash memory, an STI 2 (shallow trench isolation) is formed on a silicon substrate 1, and a gate insulating film 5 and a floating gate electrode 4b are stacked and formed on an active region 3. - 特許庁

本発明は、メモリセルトランジスタと選択トランジスタとでメモリセルが構成された不揮発性メモリにおいてソースコンタクトを必要としないことを特徴とする。例文帳に追加

To provide a nonvolatile memory in which a memory cell is constituted with a memory cell transistor and a select transistor and which requires no source contact. - 特許庁

メモリセルトランジスタが設けられるＰウェル領域１０．１および１０．２と、Ｐウェル領域を電気的に分離するためのＮウェル領域とが設けられる。例文帳に追加

P-well regions 10.1 and 10.2 provided with memory cell transistors, respectively, and an N-well region for separating the P-well regions electrically are provided. - 特許庁

これによって、メモリセルトランジスタＱ１１およびＱ１２については、ソース線ＳＬ０に消去パルスが印加されることで、しきい値電圧のシフトが発生する。例文帳に追加

Thereby, in memory cell transistors Q11 and Q12, shift of threshold is caused by applying an erasure pulse to a source line SL0. - 特許庁

埋め込みストラップ領域の低抵抗化を実現でき、セルトランジスタ特性を悪化させることなく低温ウエハテストでの不良対策ができる半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor memory device that can realize a low resistance in a embedded strap area and take measures for failure by a low-temperature wafer test without degrading the characteristic of a cell transistor. - 特許庁

ダミーメモリセル（ＤＣ）６は、複数個の単位トランジスタが、セル同士の電流能力がメモリセルトランジスタＭＣと等価となるようにダミービット線ＤＢＬに対して接続されている。例文帳に追加

In the dummy memory cell (DC) 6, a plurality of unit transistors are connected to a dummy bit line DBL so that current capability between the cells is equal to that of the memory cell transistor MC. - 特許庁

第２隣接メモリセルトランジスタＭＣ０２のドレイン領域につながるビット線ＳＢＬ２に、読み出しドレインバイアス電位Ｖｒｅａｄと同じ電位Ｖｄｂを印加する。例文帳に追加

The same potential Vdb as a read-out drain bias potential Vread is applied to a bit line SBL2 connected to a drain region of a second adjacent memory cell transistor MC02. - 特許庁

また、セル数の異なるセルトレー５に対応したピンアレー３への取替が容易であり、これに対応させる為の、フォーク２ｂと、トレー受けフォーク２ｅは、フォークスライドバー２ａ上を左右に調整できる。例文帳に追加

Also, the exchange to a pin array 3 corresponding to the cell tray 5 having different number of cells is easy, and a folk 2b and a tray-receiving folk 2e for corresponding to the pin array can be adjusted on a folk slide bar 2a in left and right directions. - 特許庁

ビット線寄生容量Ｃｋ１は、ビット線ＢＬと低電位側電源（接地電位）の間に形成される寄生容量であり、隣接ビット線間の容量やメモリセルトランジスタの拡散層容量などから構成される。例文帳に追加

The bit line parasitic capacitance Ck1 is the parasitic capacitance formed between the bit line BL and low voltage power supply (ground potential), and consists of a capacitance between adjacent bit lines and a diffusion layer capacitance of memory cell transistors. - 特許庁