「セルト」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

メモリセルトランジスタにおいて、ソース拡散層１８は２つの絶縁膜サイドウォール２５ａ，２５ｂによって覆われており、ソース拡散層１８の上にはシリサイド層は形成されていない。例文帳に追加

In a memory cell transistor, a source diffusion layer 18 is covered by two dielectric sidewalls 25a and 25b, and a silicide layer is not formed on the source diffusion layer 18. - 特許庁

スピン注入ＭＲＡＭにおいて、磁気トンネル接合（ＭＴＪ）素子の実効的な抵抗値を上げてセルトランジスタのオン抵抗のばらつきの影響を低減し、読み出しマージンを確保する。例文帳に追加

To secure a readout margin of a spin torque transfer MRAM by reducing an influence of variations in on resistance of a cell transistor by increasing an effective resistance value of a magnetic tunneling junction (MTJ) element. - 特許庁

トナー粒子の中心部にバインダーと着色剤を含有する濃部を、その外側にバインダーと濃部の０．１〜０．５質量倍の着色剤を有していることを特徴とする濃淡カプセルトナー。例文帳に追加

The density distributed capsule toner has a dense part containing a binder and a coloring agent in the center part of the toner particle and has a part containing the binder and the coloring agent as 0.1 to 0.5 time in the mass as the coloring agent in the dense part in the outside of the dense part. - 特許庁

各セル（小鉢部）１に培養土２が充填されて苗が植えられたセルトレイ（セルがマトリクス状に連なったもの）をバット３５に載置して、各セル１の底部１５を浸漬する。例文帳に追加

A cell tray (cells are connected in a matrix state) obtained by packing culture soil 2 to each cell (small pot part) 1 and planting a seedling in the culture soil is placed on a vat 35 and the bottom 15 of each cell 1 is immersed in the solution. - 特許庁

読み出し動作時に、読み出し対象となった一のメモリセルトランジスタＭＣ０４のソース領域につながるビット線ＳＢＬ５に接地電位ＧＮＤを印加する。例文帳に追加

At the time of read-out operation, a ground potential GND is applied to a bit line SBL5 connected to a source region of one memory cell transistor MC04 being object of read-out. - 特許庁

ボディ線（ＢＤＬ）という配線が設けられ、メモリセルトランジスタ１００Ａのボディ部がこのボディ線（ＢＤＬ）に接続され、ボディ線に接続されたボディ部制御装置によりボディ部の電位が制御されている。例文帳に追加

The semiconductor device is provided with a body line (BDL), to which a body part of a memory cell transistor 100A is connected, and the potential of the body part is controlled by a body part controlling device connected with the body line. - 特許庁

上記ドライバは、読み出し動作時に、上記選択ゲートトランジスタのゲートに印加される電位と同符号の電位を上記セルトランジスタの制御ゲートに印加するように構成されている。例文帳に追加

The driver is constituted so that a potential having a same code as that of a potential impressed on the gate of the selection gate transistor is impressed on a control gate of the cell transistor at the read-out operation. - 特許庁

リヤパーセルトリム１７の凹部開口部１７ｂ後側周縁には、ヒンジ部２５を介して、アンカーカバー部材２６が、回動自在に設けられている。例文帳に追加

An anchor cover member 26 is provided turnably in a rear side peripheral edge of a recessed opening part 17b of a rear parcel trim 17 via a hinge part 25. - 特許庁

半導体基板５１の所定領域に素子分離膜５３を形成して複数の活性領域を限定し、各活性領域に一対のセルトランジスタを形成する。例文帳に追加

A plurality of active regions are defined by forming an isolation film 53 in a specified region of a semiconductor substrate 51 and a pair of cell transistors are formed in each active region. - 特許庁

製造ばらつきなどによりメモリセルトランジスタの書き込み速さが大きい場合でも十分な書き込み精度を得ることができるアナログストレージフラッシュメモリを提供する。例文帳に追加

To provide an analog storage flash memory in which sufficient writing accuracy can be obtained even when writing speed of a memory cell transistor is high owing to manufacturing fluctuation or the like. - 特許庁

１単位の半導体チップ１にＮＯＲ型メモリセルトランジスタを含むＮＯＲ型フラッシュメモリ形成領域２とＤＩＮＯＲ型フラッシュメモリ形成領域３とが作り込まれている。例文帳に追加

On a semiconductor chip 1 as a unit, a NOR-type flash memory forming area 2, including NOR type memory cell transistors and a DINOR-type flash memory formation area 3 are formed. - 特許庁

本発明は、電源電圧を下げた場合のセルトランジスタの駆動能力低下、及びプリチャージ能力の低下による動作速度の低下を防止して、消費電力を低減する半導体記憶装置を提供することを目的とする。例文帳に追加

To provide a semiconductor memory such that power consumption is reduced by preventing the reduction of operation speed caused by reducing the drive capability of a cell transistor and of pre-charge capability, when power source voltage is lowered. - 特許庁

セルトレイ（育苗箱）の全幅と略同一の幅を有して複数個の孔５が一列で配列されたノズル部６を備えるノズル１を容器２のノズル接続管３に接続して薬剤散布器３１を構成した。例文帳に追加

The chemical spray container 31 is composed by connecting the nozzle 1 provided with a nozzle part 6, which has the almost same width as the whole width of a cell tray (seedling box) and a plurality of holes 5 arranged in a row, to a nozzle connecting pipe 3 of a container 2. - 特許庁

メモリセルトランジスタは、その上部に形成された第１絶縁膜１９と接し、且つ、第１絶縁膜１９及びメモリセル間に囲まれた領域に空洞部２０を有している。例文帳に追加

The memory cell transistor is in contact with a first insulating film 19 formed thereabove, and has a cavity portion 20 in a region surrounded with the first insulating film 19 and memory cells. - 特許庁

読み出し電流は、セルトランジスタ１６ａを介して、第１トンネル接合と第２トンネル接合に分流され、その電流差あるいは負荷電圧の差をセンスアンプ１７によって差動検出できる。例文帳に追加

A read-out current is made to flow separately to the first tunnel junction and the second tunnel junction, and the current difference or difference of load voltage can be differential-detected by a sense amplifier 17. - 特許庁

メモリセルトランジスタ層３０は、半導体基板Ｂａに平行で且つ積層された第１〜第４ワード線導電層と３２ａ〜３２ｄ、メモリ保護絶縁層３４を備える。例文帳に追加

The memory cell transistor layer 30 includes: first to fourth word line conductive layers 32a to 32d which are parallel to a semiconductor substrate Ba and are laminated; and a memory protection insulating layer 34. - 特許庁

セルトランジスタＴＲのソース領域３に接続するキャパシタを形成する際に、層間絶縁膜８を形成し、これにソース領域３を開口するコンタクトホール８Ｄを形成する。例文帳に追加

When a capacitor connected with a source region 3 of a cell transistor TR is formed, an interlayer dielectric 8 is formed and a contact hole 8D for opening the source region 3 is formed therein. - 特許庁

半導体基板表面より上層の多層構造を形成する際に熱処理が行われたとしてもセルトランジスタのホットキャリア耐性の悪化を抑制できるようにする。例文帳に追加

To suppress the degradation of the hot carrier resistance of a cell transistor even if a thermal treatment is carried out when a multilayered structure in a layer above the surface of a semiconductor substrate is formed. - 特許庁

メモリセルトランジスタへの電気ストレスを緩和して不揮発性記憶装置の信頼性寿命を向上させることができる不揮発性記憶装置の高電圧トリミング値設定方法を提供する。例文帳に追加

To provide a method for setting a high voltage trimming value for a nonvolatile storage for improving reliability life of the nonvolatile storage by relieving an electric stress to a memory cell transistor. - 特許庁

半導体記憶装置は、並列接続されたキャパシタとセルトランジスタとを有するユニットが複数個直列に接続されたセルブロックと、セルブロックの端部と接続された選択トランジスタとを有する。例文帳に追加

The semiconductor memory has a cell block, wherein a plurality of units having capacitors and cell transistors connected with each other in parallel are connected with each other in series, and selecting transistors connected to the ends of the cell block. - 特許庁

本発明は、メモリコア領域のセルトランジスタにＦＢＣ技術を実現した半導体メモリ装置及びそのリフレッシュ制御方法を提供する。例文帳に追加

To provide a semiconductor memory apparatus and a refresh control method of the same in which an FBC (Floating Body Cell) technology is applied to a cell transistor of a memory core region. - 特許庁

周辺トランジスタの閾値電圧設定の自由度を確保しつつ、メモリセルトランジスタの閾値電圧のばらつき、ソフトエラーの発生を低下できる半導体装置を提供する。例文帳に追加

To provide a semiconductor device that reduces the fluctuation of the threshold voltages of memory cell transistors and the occurrence of soft errors while the device secures the degree of freedom for setting the threshold voltages of peripheral transistors. - 特許庁

ＭＯＮＯＳ型の半導体記憶装置で、メモリセルトランジスタ間の素子分離絶縁膜の上面の高さが、電荷蓄積膜の厚さの範囲に位置するように制御された半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor memory device of which the height of upper face of an element isolation insulating film between memory cell transistors is controlled so that the upper face is positioned within the thickness range of a charge storage film in an MONOS type semiconductor memory device. - 特許庁

第２擬似メモリセルトランジスタ１０は、素子分離層２１上に形成された第５ゲート２と、第５ゲート２の側面に第４ゲート３と対向するように形成された第６ゲート３とを備える。例文帳に追加

The second pseudo-memory cell transistor 10 comprises a fifth gate 2, formed on the element separation layer 21; and a sixth gate 3 formed on the side of the fifth gate 2 to face the fourth gate 3. - 特許庁

従来のＤＲＡＭでは、ビット線をキャパシタとセルトランジスタの間に形成するため、構造が複雑であったり、回路の特性を犠牲にしたりする必要があり、集積化の面で大きな障害となっている。例文帳に追加

To solve the problem with integration of conventional DRAM, in which: the configuration is complicated or the characteristics of a circuit need to be sacrificed because a bit line is formed between a capacitor and a cell transistor. - 特許庁

同じ書き込み回数でメモリセルトランジスタの複数の閾値を設定することにより、書き込み時間を短縮化できる不揮発性半導体記憶装置及びその製造方法を提供すること。例文帳に追加

To provide a non-volatile semiconductor memory device and a producing method therefor, with which write time can be shortened by setting a plurality of thresholds of a memory cell transistor with the same number of times of write. - 特許庁

端子Ｎ１はブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＢＬ，ＢＬに接続され、端子Ｎ２はプレート線ＢＰＬ，ＰＬに接続され、各セルトランジスタＴのゲートがワード線ＷＬに接続される。例文帳に追加

The terminal N1 is connected to the bit lines BBL, BL through block selection transistors BST0, BST1, the terminal N2 is connected to plate lines BPL, PL, a gate of each cell transistor is connected to a word line WL. - 特許庁

メモリセルトランジスタＭＴ０のゲートはセル制御線ＣＧＬと接続され、ドレインはデータ読み出し線であるビット線ＢＬ０と接続され、ソースは選択トランジスタＳＴ０のドレインと接続されている。例文帳に追加

The gate of the memory cell transistor MT0 is connected to a cell control line CGL, the drain is connected to a bit line BL0 which is a data reading line, and the source is connected to the drain of the select transistor ST0. - 特許庁

データ書込時、選択列のメモリセルトランジスタの基板領域を、データ保持特性（スタティック・ノイズ・マージン）が低下するように電位を変更することにより、メモリセルに対して高速で確実にデータを書込むことができる。例文帳に追加

When data are written, potential is changed in the substrate region of a memory cell transistor in a selected row so that data holding characteristics (statistic noise margin) are deteriorated, thus speedily, certainly writing the data to the memory cell. - 特許庁

セルトレイを縦横に移動させずにＣＣＤカメラを移動させ、培土の崩れによる幼苗の損傷を防止しつつ、高精度な苗選別を行う。例文帳に追加

To carry out seedling sorting of high accuracy while young seedlings is prevented from being damaged by collapse of ridge soil, by allowing a CCD camera to move without movement of cell trays in the vertical and transverse directions. - 特許庁

周辺回路の抵抗素子の抵抗部の厚さに依らずにメモリセルトランジスタの浮遊ゲートの厚さを自由に設定することのできる半導体装置、およびその製造方法を提供すること。例文帳に追加

To provide a semiconductor device in which the thickness of a floating gate of a memory cell transistor can be freely set regardless of the thickness of a resistance part of a resistive element in a peripheral circuit, and to provide a method for manufacturing the same. - 特許庁

磁場書込型磁気抵抗性メモリ（ＭＲＡＭ）において、メモリセルトランジスタの耐圧を保証しつつ、ビット線ドライバのサイズを低減させることなく大きなビット線書込電流を供給する。例文帳に追加

To supply a large bit line write current without reducing a size of a bit line driver while guaranteeing the pressure resistance of a memory cell transistor in a magnetic random access memory (MRAM). - 特許庁

ストラップコンタクトの抵抗値が増加することなく、且つストラップコンタクトがメモリセルトランジスタの拡散層に与える影響を抑制する。例文帳に追加

To suppress the influence of a strap contact on the diffusion layer of a memory cell transistor while avoiding an increase in the resistance value of the strap contact. - 特許庁

第１メモリセルトランジスタ２１は、ＳＲＡＭのメモリセルの一部を構成し、第１導電型の第１ゲート電極２４と、第１導電型と反対の第２導電型の１対の第１ソース／ドレイン拡散層２５と、を有する。例文帳に追加

A first memory cell transistor 21 constitutes part of the memory cell of an SRAM, and has a first-conductivity first gate electrode 24 and a pair of second-conductivity source/drain diffused layers 25. - 特許庁

ピーク電流を低減させるために、２回に分けてリード動作およびヴェリファイ動作を行う場合、まず、ワード線ＷＬｌ＿ｉによって選択されるメモリセルトランジスタの、リード動作およびヴェリファイ動作を開始する。例文帳に追加

When read operation and verify operation are performed separating them two times to reduce a peak current, first, read operation and verify operation of a memory transistor selected by the word line WL1_i are started. - 特許庁

ワード線（ＷＬ）の選択時の電圧レベルを、メモリセルトランジスタのしきい値電圧の変動に応じて調整するレベルシフト素子（ＰＱ１０）を各ワード線に対応して設ける。例文帳に追加

A level shifting element (PQ10) for adjusting a voltage level of a word line (WL) at the time of being selected according to the change in a threshold voltage of a memory cell transistor is provided correspondingly to each of the word lines. - 特許庁

データを正確に読出すことができ、電荷保持特性および書換耐性に優れ、かつ非選択のメモリセルトランジスタで書込が行なわれない不揮発性半導体記憶装置を提供する。例文帳に追加

To provide a nonvolatile semiconductor storage device from which data can be read out accurately, which has a superior charge holding characteristic and a superior rewriting endurance, and in which no write is made with a nonselected memory cell transistor. - 特許庁

メモリセルトランジスタＭＣを有するメモリセルアレイ１と、出力ラッチ回路３と、ダミーメモリセル（ＤＣ）６と、ＣＭＯＳインバータ４および読み出し制御回路５とを有する。例文帳に追加

A semiconductor memory device includes a memory cell array 1 including a memory cell transistor MC, an output latch circuit 3, a dummy memory cell (DC) 6, a CMOS inverter 4, and a read control circuit 5. - 特許庁

第１擬似メモリセルトランジスタ１０は、第２領域３２の素子分離層２１上に形成された第３ゲート２と、第３ゲート２の側面に形成された第４ゲート３とを備える。例文帳に追加

The first pseudo-memory cell transistor 10 comprises a third gate 2 formed on an element separation layer 21 of the second region 32; and a fourth gate 3 formed on the side of the third gate 2. - 特許庁

第２ブロックＢ２において、第２スイッチトランジスタＴＣ２と、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数の第２メモリセルＭＣ５−ＭＣ８と、が第１、第２端の間に直列接続される。例文帳に追加

In a second block B2, a second switch transistor TC2 and a plurality of second memory cells MC5-MC8 having ferroelectric capacitors and cell transistors are serially connected between the first and second ends. - 特許庁

コールドオフセットおよびホットオフセットが部分的に生じることにより発生する定着ローラの汚れを防止し得るカプセルトナーの製造方法、それにより得られたトナーおよびそれとキャリアを含む二成分現像剤を提供することを課題とする。例文帳に追加

To provide a production method of a capsule toner capable of preventing contamination of a fixing roller caused by cold offset and hot offset partially occurring, and to provide a toner obtained by the method and a two-component developer containing the toner and a carrier. - 特許庁

選択制御回路１６は、レベルシフト回路１３より入力されるブロック選択情報ＢＳと電位切換回路１４より入力されるライン選択信号ＬＷ_1〜ＬＷ_8、ＬＳ_1〜ＬＳ_4に応じて特定のメモリセルトランジスタ１を選択的に活性化する。例文帳に追加

The selection control circuit 16 activates selectively a specific memory cell transistor 1 in accordance with block selection information BS inputted from the level shift circuit 13 and line selecting signals LW1-LW8, LS1-LS4 inputted from a potential switching circuit 14. - 特許庁

紫外光の照射により光歪素子から発生する弾性波の刺激により画像情報に応じた所望の色を発色するマイクロカプセルトナーを用いて印刷処理を行うカラー画像形成方法及びカラー画像形成装置を提供する。例文帳に追加

To provide a color image forming method which performs printing processing by using a microcapsule toner which develops a desired color meeting image information by the stimulus of the elastic wave generated from an optical distorted element by irradiation with UV light and to provide a color image forming apparatus. - 特許庁

ポリシリコン膜１６上にフォトレジスト１７を形成し、このフォトレジスト１７をメモリセルトランジスタ上からセレクトトランジスタを覆う形状又はセレクトトランジスタＳＴｒまでかかる形状に残存するようにパターニングする。例文帳に追加

A photoresist 17 is formed on a polysilicon film 16 and the photoresist 17 is patterned to exist in a shape that covers a select transistor from the top of a memory cell transistor or in a shape that extends to the select transistor STr. - 特許庁

メモリセルトランジスタは、半導体基板上に第１のゲート絶縁膜を介して形成された浮遊ゲート電極と、浮遊ゲート電極上に配置される第１の電極間絶縁膜と、第１の電極間絶縁膜上に配置される制御ゲート電極とを有する。例文帳に追加

The memory cell transistor has a floating gate electrode formed on the semiconductor substrate through a first gate insulating film, a first interelectrode insulating film arranged on the floating gate electrode, and a control gate electrode arranged on the first interelectrode insulating film. - 特許庁