「セルト」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

トナー粒子中心のワックス及びバインダーを有するワックス部を、着色剤及びバインダーを有する濃部でカプセル化し、且つトナー形状が扁平であることを特徴とする扁平カプセルトナー。例文帳に追加

The flat capsule toner is obtained by encapsulating the wax part containing the wax and a binder in the center of the toner particle by a dense part containing a coloring agent and a binder and the toner has a flat form. - 特許庁

不揮発性半導体記憶装置は、半導体基板１００と、この半導体基板１００に設けられ、直列に接続される複数のメモリセルトランジスタを有するメモリセルアレイをそなえている。例文帳に追加

The nonvolatile semiconductor storage device includes a semiconductor substrate 100 and a memory cell array which is provided to the semiconductor substrate 100 and has a plurality of series-connected memory cell transistors. - 特許庁

全てのメモリセルトランジスタのスレショルド電圧Ｖｔを，データ書き込み状態に対応する電圧範囲のなかで最も高い電圧Ｖ１_Ｈまで上昇させる（ｂ）。例文帳に追加

Threshold voltage Vt of all memory cell transistors is boosted to the highest voltage V1H in a voltage range corresponding to a data write-in state (b). - 特許庁

第１のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、第１のビット線群を構成する各ビット線にそれぞれ接続されている。例文帳に追加

Each ferroelectric capacitor constituting the first capacitor group is connected to each bit line configuring the first bit line group respectively through corresponding memory cell transistors. - 特許庁

それにより，プログラム対象の選択セルトランジスタのドレイン・ソース間電圧を最適化して，プログラム動作の最適化を実現することができる。例文帳に追加

Thereby, voltage between a drain and a source of the selection cell transistor to be programmed can be optimized and optimization of program operation can be realized. - 特許庁

制御部は、リファレンスセルトランジスタの閾値電圧を設定するときに、リファレンスワード線およびリファレンスグローバルビット線をそれぞれ所定の電圧に設定する。例文帳に追加

A control section, when setting the threshold voltages of the reference cell transistors, sets the reference word line and the reference global bit lines to predetermined voltages. - 特許庁

シリコン基板１にメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極ＭＧ、ＳＧが形成されたもので、金属シリサイド膜８を形成した後、上面にシリコン窒化膜１４を形成する。例文帳に追加

A memory cell transistor and gate electrodes MG, SG of selection gate transistors are formed on a silicon substrate 1, silicon nitride film 14 is formed on upper side thereof after a metallic silicide film 8 is formed. - 特許庁

ビット線ＶＳＳプリチャージ方式を採用するダイナミックＲＡＭであって、メモリセルにハイデータが書き込まれている場合におけるセルトランジスタのリーク電流を低減化する。例文帳に追加

To reduce a leak current of a cell transistor when high data are written into a memory cell, as to a dynamic RAM adopting a bit line VSS precharge system. - 特許庁

耐熱保存性及び低温定着性に優れたカプセルトナーであって、少ない着色剤の量で、濃度が高く、しかも着色剤の発色性が良好であるトナーを提供すること。例文帳に追加

To provide toner which is encapsulated toner having excellent hot storage resistance and low-temperature fixability, achieves high density with a small amount of a colorant, and ensures good color developing property of the colorant. - 特許庁

不揮発性半導体記憶装置は、半導体基板と、メモリセル領域に形成されたメモリセルトランジスタと、周辺回路領域に形成された電界効果トランジスタとを備える。例文帳に追加

The nonvolatile semiconductor memory device comprises a semiconductor substrate, a memory cell transistor formed in a memory cell region, and a field effect transistor formed in the peripheral circuit region. - 特許庁

メモリセルトランジスタのゲート電極ＭＧと選択ゲートトランジスタのゲート電極ＳＧとの微細パターン形成で、ゲート電極ＭＧ−ＳＧ間の配置間隔を狭くできるようにする。例文帳に追加

To make an arrangement interval between a gate electrode MG of a memory cell transistor and a gate electrode SG of a selection gate transistor narrow through fine pattern formation of the gate electrodes MG and SG. - 特許庁

具体的には、育苗容器用浮力体１は、全体が前記浮揚材としての発泡樹脂から構成されており、セルトレー２を下側から支持する受箱状に形成されている。例文帳に追加

Concretely, the float 1 is made of an expanded resin as a whole acting as the floating material and has a box shape to support the cell tray 2 from under. - 特許庁

そして、第一の埋め込み素子分離絶縁膜２２を除去した後に、その底部とメモリセルトランジスタのソース領域とに不純物をイオン注入する。例文帳に追加

Next, after removing the first buried element isolation insulating film 22, the bottom face thereof and the source region of a memory central transistor are ion injected with impurities. - 特許庁

フィルミングやクリーニング不良を起こすことなく長期的に安定して画像を形成することができるカプセルトナーおよび二成分現像剤、現像装置、画像形成装置を提供する。例文帳に追加

To provide a capsule toner, a two-component developer, a developing device and an image forming apparatus, for stably forming images for a long period of time without causing filming or cleaning failure. - 特許庁

チャネルイオン注入領域のドーピング濃度を相対的に低下しながらも所望のしきい電圧値を得ることができる揮発性メモリセルトランジスタ及びその製造方法を提供すること。例文帳に追加

To provide a volatile memory-cell transistor with which a desired threshold-voltage value can be obtained while relatively decreasing the doping concentration of a channel ion-implanted region, and a method of manufacturing the same. - 特許庁

ＤＲＡＭのセルトランジスタを構成する溝型ゲートトランジスタにおける良好なスイッチング特性と、デバイスの高速パフォーマンスとを両立させる半導体装置を提供する。例文帳に追加

To provide a semiconductor device that can establish both high switching characteristic in a grooved gate transistor constituting a DRAM cell transistor and high-speed performance of a device. - 特許庁

メモリセルトランジスタと低電圧トランジスタと高電圧トランジスタのゲート電極の間に絶縁膜を埋め込むことが容易な不揮発性半導体記憶装置を提供する。例文帳に追加

To provide a nonvolatile semiconductor memory device capable of easily embedding an insulating film between gate electrodes of a memory cell transistor, low-voltage transistor, and high-voltage transistor. - 特許庁

半導体装置は、セルトランジスタ領域において半導体基板１上に積層された、第１絶縁膜１４Ａ、第１ゲート電極１５、電極間絶縁膜１６、第２ゲート電極３を有する。例文帳に追加

The semiconductor device comprises a first insulating film 14A, first gate electrode 15, inter-electrode insulating film 16, and second gate electrode 3, that are stacked on a semiconductor substrate 1 in a cell transistor region. - 特許庁

一実施形態において、不揮発性メモリ装置は基板に形成された第１導電型ウエルと前記ウエルに形成されるビットラインに直列に接続する複数個の第１メモリセルトランジスタを含む。例文帳に追加

The nonvolatile memory device includes wells in a first conduction type formed in a substrate, and a plurality of first memory cell transistors connected in series to bit lines formed in the wells. - 特許庁

ＤＲＡＭのメモリセルトランジスタを構成するゲート電極７は、ｎ型の多結晶シリコン膜７ｎとその上に積層したＷ膜８で構成されている。例文帳に追加

The gate electrode 7 of the memory cell transistor of the DRAM is formed of an n-type polycrystalline silicon film 7n and a W film 8 laminated thereon. - 特許庁

本発明に係る不揮発性メモリは、基板１と、基板１上に形成されたスプリットゲート型のメモリセルトランジスタＭＣと、基板１上に形成されたリファレンストランジスタＲＴとを備える。例文帳に追加

The nonvolatile memory is provided with a substrate 1, a split-gate memory cell transistor MC formed on the substrate 1, and a reference transistor RT formed on the substrate 1. - 特許庁

第２のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、第２のビット線群を構成する各ビット線にそれぞれ接続されている。例文帳に追加

Each ferroelectric capacitor organizing the second capacitor group is connected to each bit line constructing the second bit line group respectively through corresponding memory cell transistors. - 特許庁

メモリセルトランジスタ１４ａは、第１のゲート電極を有し、この第１のゲート電極が第１の領域の単結晶シリコン層上に設けられている。例文帳に追加

A memory cell transistor 14a has a first gate electrode, which is provided on the single-crystal silicon layer in the first region. - 特許庁

筒形の膜モジュールベッセル１は、ベッセルトップ２、ベッセルミドル３及びベッセルロワー４がそれぞれ連結バンド９Ａ，９Ｂによって連結されたものである。例文帳に追加

The cylindrical membrane module vessel 1 has a vessel top 2 coupled with a vessel middle 3 by a coupling band 9A, and a vessel low 4 by a coupling band 9B. - 特許庁

第２ゲート電極ＣＧを有するメモリセルトランジスタＣＴＲに記憶されたデータの読み出し時、第１ゲート制御回路３０は、第１ゲート電極ＷＧに第１電位を印加する。例文帳に追加

When data stored in a memory cell transistor CTR having the second gate electrode CG is read out, the first gate control circuit 30 applies a first potential to the first gate electrode WG. - 特許庁

低温定着性および耐ホットオフセット性が良好で、耐ブロッキング性を向上させることができるカプセルトナーの製造方法を提供する。例文帳に追加

To provide a method for manufacturing a capsule toner which is excellent in low-temperature fixability and hot-offset resistance and is capable of improving blocking resistance. - 特許庁

印刷に必要な部分にのみマイクロカプセルトナーを配置してより簡単な制御方法で発色効率よく印刷処理を行うカラー画像形成装置を提供する。例文帳に追加

To provide a color image forming apparatus, in which microencapsulated toners are disposed only on parts necessary for printing, and printing is performed by a simpler control method with high color forming efficiency. - 特許庁

モータ制御部１０では、クランク角パルスが入力されると、第１のフィルタ１１から、第１のフィルタ係数の、そのクランク位置に該当するメモリ値がキャンセルトルクとしてモータ駆動部４に出力される。例文帳に追加

Memory value corresponding to a crank position of a first filter coefficient is output to a motor drive part 4 as cancel torque from a first filter 11 in a motor control part 10 when crank angle pulse is input. - 特許庁

メモリセルトランジスタにおけるトランジスタ特性の劣化と、周辺回路用トランジスタにおけるゲートエッジの電界集中とをともに回避し得る半導体装置及びその製造方法を得る。例文帳に追加

To obtain a semiconductor device and its manufacturing method avoiding a deterioration in transistor characteristics in a memory cell transistor and the electric field concentration of a gate edge in the transistor for peripheral circuits. - 特許庁

このため、周辺領域を覆うとともにセル領域のゲートパターンを有するフォトレジストを用いてセルトランジスタ７のゲート電極９を形成し、このフォトレジストをそのまま用いてイオン注入できる。例文帳に追加

Thus, the method further comprises the steps of coating the peripheral region, forming a gate electrode 9 of the cell transistor 7 by using a photoresist having a gate pattern of the cell region, and ion implanting the photoresist by using as it is. - 特許庁

ビット線の電圧降下によりプログラム対象のセルトランジスタのドレイン電圧が低下して，プログラム動作が遅くなったり不具合を生じることを防止する。例文帳に追加

To prevent occurrence of such trouble that program operation is slowed by drop of drain voltage of a cell transistor to be programmed caused by voltage drop of a bit line. - 特許庁

各メモリセルトランジスタのスレショルド電圧Ｖｔを，一気にデータ消去状態に対応する電圧範囲のなかで最も低い電圧Ｖ０_Ｌ付近まで降下させることなく，その間の電圧レベルに止める（ｃ）。例文帳に追加

Threshold voltage Vt of all memory cell transistors is kept at a voltage level in between without dropping at a stretch to near the lowest voltage V0L in a voltage range corresponding to a data erasion state (c). - 特許庁

互いに異なる仕事関数のゲート電極を有するメモリセルトランジスタ及び選択トランジスタを構成可能なチャージトラップ型の不揮発性半導体記憶装置を提供する。例文帳に追加

To provide a charge trap type nonvolatile semiconductor memory device in which a memory cell transistor and a select transistor having gate electrodes differing in work function from each other can be constituted. - 特許庁

セルトランジスタのオン／オフ特性と書込・消去のストレスに対する耐性とを両立させることができる不揮発性半導体記憶装置を提供する。例文帳に追加

To provide a nonvolatile semiconductor memory device allowing the on-off characteristics of a cell transistor and the resistance to stress of writing and erasing to be compatible. - 特許庁

アクティブサイクル期間中にアドレス信号に基づいて、ワード線選択回路１５によりメモリセルブロック内のセルトランジスタに接続された複数のワード線が順次選択される。例文帳に追加

A plurality of word lines connected to the cell transistor in the memory cell block are selected sequentially by a word line selecting circuit 15 based on an address signal during an active cycle period. - 特許庁

半導体基板１００にセルトランジスタのソース／ドレインとして埋込み拡散層１０２を形成してから、ゲート誘電膜１０３とゲートパターン１０４を形成する。例文帳に追加

After forming a buried diffused layer 102 as sources/drains of cell transistors on a semiconductor substrate 100, a gate dielectric film 103 and gate pattern 104 are formed. - 特許庁

同時に、選択ゲートトランジスタＳＴの第２下層電極層３３ｂの膜厚をメモリセルトランジスタＭＴの第１下層電極層３１ａの膜厚より厚くする。例文帳に追加

At the same time, a film thickness of a second underlayer electrode layer 33b of a selective gate transistor ST is made thicker than a film thickness of a first underlayer electrode layer 31a of a memory cell transistor MT. - 特許庁

選択トランジスタＳＴＥは、セルトランジスタＴＣのソース・ドレイン領域ＢＬとほぼ同じ高さ位置にチャネル領域とソース・ドレイン領域とが形成される。例文帳に追加

In a selection transistor STE, its channel region and its source drain region are formed at approximately the same heights as the source drain region of the cell transistor TC. - 特許庁

セルトランジスタ１１は、ｐ型シリコン基板、コントロールゲートＣＧ、及び電気的に孤立した一対のフローティングゲートＦＧ１，ＦＧ２からなる。例文帳に追加

A cell transistor 11 comprises a p-type silicon substrate, a control gate CG, and a pair of floating gates FG1 and FG2 that are isolated electrically. - 特許庁

周波数／電圧制御を行なうプロセッサに対して、メモリセルトランジスタの微細化時においても、しきい値電圧のばらつきの影響を抑制して、安定にデータを送受することのできる半導体集積回路装置を実現する。例文帳に追加

To provide a semiconductor integrated circuit device which can stably transmit and receive data for a processor for performing frequency/voltage control by suppressing influence of variation of threshold voltage even when miniaturization of a memory cell transistor. - 特許庁

多結晶シリコン膜７ｎの一部は、メモリセルトランジスタの実効的なチャネル長を長くために、シリコン基板１に形成された溝１３の内部に埋め込まれている。例文帳に追加

Part of the polycrystalline silicon film 7n is embedded within the groove 13 formed in the silicon substrate 1 to increase the effective channel length of the memory cell transistor. - 特許庁

高温環境下での保存性を損なうことなく低温定着性を向上させることのできるカプセルトナー、二成分現像剤および画像形成装置を提供する。例文帳に追加

To provide: a capsule toner, enhancing low temperature fixation property without impairing preservation property under a high temperature environment; a two-component developer; and an image forming apparatus. - 特許庁

試験用基準メモリセル３は、基準選択トランジスタＴ１ｒと、該基準選択トランジスタＴ１ｒに直列接続された基準セルトランジスタＴ２ｒとを有する。例文帳に追加

The reference memory cell 3 for testing includes a reference selection transistor T1r, and a reference cell transistor T2r connected to the reference selection transistor T1r in series. - 特許庁

スタックゲート電極によって構成されるメモリセルトランジスタの閾値の変動を抑止することのできる不揮発性半導体記憶装置およびその製造方法を提供する。例文帳に追加

To provide a nonvolatile semiconductor storage for inhibiting variations in the threshold of a memory cell transistor composed of a stack gate electrode, and also to provide a method for manufacturing the nonvolatile semiconductor storage. - 特許庁

このレベルシフト素子としては、ワード線電圧を、メモリセルトランジスタのしきい値電圧レベルに応じてプルダウンするプルダウン素子が設けられる。例文帳に追加

As the level shifting element, a pull-down element which pulls down the voltage of the word line according to the threshold voltage level of the memory cell transistor is provided. - 特許庁