「セルト」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

セルアレー領域及びＭＯＳトランジスタ領域に形成された第２導電膜パターン、誘電体膜１１及び第１導電膜パターンを連続的にパタニングしてセルトランジスタのゲートパターン及びＭＯＳトランジスタのゲートパターンを同時に形成する。例文帳に追加

A second conducting pattern formed in a cell array region and an MOS transistor region, a dielectric film 11 and a first conducting pattern are continuously patterned, and a gate pattern of a cell transistor and a gate pattern of an MOS transistor are simultaneously formed. - 特許庁

不揮発性半導体メモリを混載したロジック半導体装置に関し、周辺素子の特性変動等を生じることなく、メモリセルトランジスタのソース／ドレイン領域へのコンタクト不良を抑制する半導体装置の構造及びその製造方法を提供する。例文帳に追加

To provide a structure of semiconductor deice and its manufacturing method capable of suppressing defective contacting to a source/drain region of a memory cell transistor, without causing fluctuation in characteristics of a peripheral element, related to a logic semiconductor device mounted with a nonvolatile semiconductor memory. - 特許庁

センシングトランジスタの臨界電圧は、読み出し対象メモリセルトランジスタに連結される読み出しビットラインに印加される電圧より低く、読み出しビットラインに印加される電圧から所定の電圧を減算した電圧より高い。例文帳に追加

The critical voltage of the sensing transistor is lower than a voltage applied to a read bit line connected to a memory cell transistor to be read, and higher than a voltage obtained by reducing a predetermined voltage from the voltage applied to the read bit line. - 特許庁

ＡＴＭ交換装置１０では、スイッチ部１１内でセル競合が発生した場合、このスイッチ部１１にて優先セルと非優先セルの優先制御を行うとともに、このスイッチ部１１から出力されるセルのセル流量の監視をセルトラフィック管理部１２ａ〜１２ｆにて行う。例文帳に追加

Concerning the ATM exchange device, when the cell competition occurs inside a switch part H, the priority control of priority cell and non- priority cell is performed by this switch part 11 and the cell flow rate of cells outputted from this switch part 11 is monitored by a cell traffic managing part. - 特許庁

コア粒子とコア粒子表面を被覆するシェル層とを含む電子写真用カプセルトナーにおいて、少なくともシェル層を構成する材料としてポリエーテルポリオール樹脂を用い、コア粒子を構成する材料としてポリエーテルポリオール樹脂とは異なる種類の合成樹脂を用いる。例文帳に追加

In the electrophotographic capsule toner comprising core particles and a shell layer covering the surface of each core particle, as the material at least composing the shell layer, a polyether polyol resin is used, and, as the material composing the core particles, a synthetic resin of a kind different from the polyether polyol resin is used. - 特許庁

強誘電体キャパシタＣとセルトランジスタＴを並列接続してなるメモリセルＭＣを端子Ｎ１，Ｎ２の間に複数個直列接続して構成されたセルブロックＭＣＢ０，ＭＣＢ１が対をなすビット線ＢＢＬ，ＢＬに沿って形成される。例文帳に追加

Cell blocks MCB0, MCB1 constituted by connecting in series plural memory cells MC in which a ferroelectric capacitor C and a cell transistor T are connected in parallel between terminals N1 and N2 is formed along a pair of bit lines BBL, BL. - 特許庁

不揮発性半導体メモリ装置は、複数のビットラインに連結され、ゲートが複数のワードラインに連結された複数のメモリセルトランジスタを含む複数のメモリセルストリングと、ビットラインに対応する複数のレジスタとで構成される。例文帳に追加

A non-volatile semiconductor memory is constituted of a plurality of memory cell strings connected to a plurality of bit lines and comprising a plurality of memory cell transistors of which gates are connected to a plurality of word lines, and a plurality of registers corresponding to bit lines. - 特許庁

浮遊ゲートを有するメモリセルトランジスタ１０の記憶データをリードするために、シングルゲート型のリファレンストランジスタ２０と、差動センスアンプ３０と、リファレンストランジスタ２０のゲート電圧を生成するためのゲート電圧発生回路４０とを設ける。例文帳に追加

To read the stored data of a memory cell transistor 10 having a floating gate, this device is provided with a single gate-type reference transistor 20, a differential sense amplifier 30, and a gate voltage generating circuit 40 for generating the gate voltage of the reference transistor 20. - 特許庁

半導体基板１０上のメモリセルアレイ領域に、メモリセルトランジスタ及び選択トランジスタを、周辺領域にトランジスタを形成した後、全面を覆うようにＢＰＳＧ膜２７、４０により層間絶縁膜を形成する。例文帳に追加

After a memory transistor and a selection transistor are formed in a memory cell array area and a transistor is formed in a peripheral area on a wafer 10, an interlayer dielectric is formed from BPSG films 27 and 40 so as to cover the whole. - 特許庁

（１Ｔ／２Ｃセル）型の強誘電体メモリにおいて、必要な強誘電体容量の面積を確保したまま、強誘電体容量１個あたりの占有面積を縮小することができ、かつ１個のメモリセルトランジスタに接続する２個の強誘電体容量間の特性ばらつきをなくす。例文帳に追加

To reduce the occupied area of a ferroelectric capacitor while ensuring an area necessary for the ferroelectric capacitor, and eliminate irregularity of characteristic between two ferroelectric capacitors to be connected with a memory cell transistor, in a (1T/2C cell) type ferroelectric memory. - 特許庁

また、副ビット線のそれぞれを６本のバンク選択線ＢＳniに入力される信号および主ビット線に対して平行に配置され、この主ビット線ＤＧi の左右に配置された２本の仮想ＧＮＤ線ＶＧi 、ＶＧi+1 のレベルの組み合わせにより、メモリセルトランジスタを選択可能としている。例文帳に追加

Also, each of sub-bit line is arranged in parallel to a signal line connected to six bank selection lines BSni and a main bit line, and a memory cell transistor can be selected by combining levels of two virtual GND lines VGi, VGi+1 arranged at a left side and a right side of this main bit line DGi. - 特許庁

半導体基板１と、順に積層されたトンネル絶縁膜２ａ、電荷蓄積層３、インターポリ絶縁膜５、及び制御ゲート電極６を含むメモリセルトランジスタと、選択ゲートトランジスタＳＴと、高電圧型の周辺回路トランジスタＰＴと、を備えている。例文帳に追加

The semiconductor storage device includes a semiconductor substrate 1, a memory cell transistor including a tunnel insulating film 2a, a charge accumulation layer 3, an inter-poly insulating film 5, and a control gate electrode 6 which are laminated in order, a select gate transistor ST, and a high-voltage type peripheral circuit transistor PT. - 特許庁

ワード線とシールド配線との間に設けられた絶縁膜の絶縁破壊を抑制でき、且つ隣り合う浮遊ゲート間の容量結合を軽減してメモリセルトランジスタの閾値電圧の変動を抑制できる不揮発性半導体記憶装置及びその製造方法を提供する。例文帳に追加

To provide a nonvolatile semiconductor memory device which the dielectric breakdown of an insulation film provided between a word line and a shield wiring can be suppressed, and a variance in threshold voltage in a memory cell transistor can be also suppressed by alleviating capacity coupling between adjacent floating gates, and to provide its manufacturing method. - 特許庁

この後、アニール工程等により加熱されチャネル領域ＣＨから不純物が素子分離領域１０側に放出されやすくなっても特にシリコン基板２の表面に近い側からの不純物放出を抑制でき、セルトランジスタＴｒの閾値電圧を安定的に保つことができる。例文帳に追加

After this, even if impurities are easily discharged from the channel region CH to the element separation region 10 side heated by an anneal process and the like, a threshold voltage of a cell transistor Tr can be kept stable by suppressing the impurities discharged from the side near especially the surface of the silicon substrate 2. - 特許庁

ワード線選択回路１５により複数のワード線が順次選択されている期間、メモリセルブロック内の複数個直列に接続されたセルトランジスタが形成する電流通路の一端と他端との間に、駆動回路１６及びカラム選択回路１８により一定電圧が印加される。例文帳に追加

Fixed voltage is applied by a drive circuit 16 and a column selecting circuit 18 between one end and the other end of a current path formed by the plurality of cell transistors connected in series in the memory cell block in a period in which the plurality of word lines are selected sequentially by the word line selecting circuit 15. - 特許庁

メモリセルを有する半導体集積回路装置において、メモリセルは同一であり、メモリセルを構成するｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴがそれぞれ形成されるウェル領域に対する給電部を共通セルトポロジーで構成する。例文帳に追加

In the semiconductor integrated circuit device, having memory cells, the memory cells are the same, a p-type channel MISFET and n-type channel MISFET constituting a memory cell constituted of a power feed portion to each formed well regions by a common cell topology. - 特許庁

ワード線のハイレベル電圧ＶＩＮＴは、ＰＭＯＳメモリセルトランジスタを有するメモリセルのオフリーク電流を最小化するように、ビット線のハイレベル電圧であるメモリ主電源電圧ＶＤＤよりも０．５Ｖ程度高い電圧とする。例文帳に追加

The high level voltage VINT of the word line is made higher voltage than memory main power source voltage VDD being high level voltage of the bit line by approximately 0.5V so that an off-leak current of a memory cell having a PMOS memory cell transistor is minimized. - 特許庁

しきい値電圧が中間値よりも低い場合には、そのメモリセルトランジスタのしきい値電圧を、しきい値電圧分布の最大値と中間値との差分値だけ高くするために、再書き込み手段３によって電荷蓄積層への電荷再注入を行う。例文帳に追加

When the threshold voltage is lower than the mean value, re-injection of a charge to the charge storage layer is carried out by the rewriting means 3 in order to raise the threshold voltage of the memory cell transistor by the difference of a maximum value and a mean value of the threshold voltage distribution. - 特許庁

書き込み、消去を繰り返した場合でも、データの保持特性の劣化やディスターブの発生を防止して、半導体不揮発性メモリセルトランジスタの長期信頼性を保ちつつ書き換え可能な回数を大幅に増加させることができる半導体不揮発性メモリ装置およびそれを備えた携帯情報端末機器を提供する。例文帳に追加

To greatly increase the number of rewritable times while maintaining the long reliability of a semiconductor nonvolatile memory cell transistor by preventing the deterioration of data holding characteristics or the occurrence of disturbances even when writing and erasure are repeated. - 特許庁

下部電極膜１４は、メモリセルトランジスタ４０のソース及びドレインの一方の上部に設けられるコンタクトプラグ１１と電気的に接続される部分が下に凸となりコンタクトプラグ上部に埋め込まれる形状を有し、反応防止膜１３を介してコンタクトプラグ１１に接続される。例文帳に追加

The lower electrode film 14 has an area to be electrically connected with a contact plug 11, provided on one of the source or the drain of a memory cell transistor 40, formed to downwardly protrude, has a form to be embedded on the upper part of the contact plug and is connected to the contact plug 11 via a reaction preventing film 13. - 特許庁

例えばメモリセル１００に情報を書き込む場合、このメモリセル１００のセルトランジスタ８００のゲートに接続されたワード線２００の電圧のみを上昇させると共に、その書込対象のメモリセル１００が属する列に沿ったＢＬＣ線４０またはＢＬＴ線５０の電圧を選択的に複数の異なるレベルへと上昇させる。例文帳に追加

When information is to be written on a memory cell 100 for example, only voltage on a word line 200 connected with a gate of the cell transistor 800 of the memory cell 100 is heightened, and at the same time, voltage on a BLC line 40 or on a BLT line 50 along a column containing the memory cell 100 for writing is selectively heightened to a plurality of mutually different levels. - 特許庁

カプセルトナーの製造方法は、樹脂微粒子と樹脂微粒子よりも粒子径の小さい無機微粒子とが凝集されてなる樹脂微粒子凝集体に、機械的衝撃力を付与して解砕し、解砕によって得られた、無機微粒子が表面に付着した樹脂微粒子をトナー母粒子表面に付着させて、トナー母粒子表面に樹脂被覆層を形成させることを特徴とする。例文帳に追加

In the method for producing the capsule toner, a resin particle aggregate formed by aggregating resin particles and inorganic particles smaller in particle size than the resin particles is cracked by a mechanical impact force applied thereto, and the resin particles having the inorganic particles adhering to the surface which are acquired by cracking are made to adhere to surfaces of toner base particles, to thereby form the resin coating layer on the surfaces of the toner base particles. - 特許庁

第１方向に形成されたアクティブエリア１１と、アクティブエリア１１上に形成され、抵抗値の変化によってデータを記憶するＭＴＪ素子１２と、ＭＴＪ素子１２の両側のアクティブエリア１１上に、第１方向と直交する第２方向に形成されたセルトランジスタＴ１，Ｔ２のゲート電極（ワード線ＷＬ）とを備える。例文帳に追加

The magnetic memory device includes an active area 11 formed in a first direction; an MTJ element 12, formed on the active area 11 and storing data by a change in the resistance value; and a gate electrode (word line WL) of cell transistors T1 and T2, formed on the active area 11 on both sides of the MTJ element 12 in a second direction orthogonal to the first direction. - 特許庁

更に中間転写ドラム１４に転写されたカプセルトナー像Ｔ１は、超音波ヘッドユニット１７の超音波ラインヘッド２０により各色毎の画像信号に応じた所定の周波数の超音波を照射され、その周波数に応じた小径マイクロカプセルが破壊されて所望の色を発色する。例文帳に追加

The capsule toner image T1, transferred to an intermediate transfer drum 14, is irradiated with ultrasonic waves at specified frequencies corresponding to the image signals of the respective colors by an ultrasonic line head 20 of an ultrasonic head unit 17, and thereby, the small diameter microcapsules are broken up according to the frequencies to develop desired colors. - 特許庁

本発明は半導体素子の製造方法に関し、特にビットラインコンタクト領域下部の半導体基板にイオンを注入するときゲートパターン等の間を感光膜の代わりに絶縁膜で埋め、これを食刻して食刻残留物なくビットラインコンタクト領域を露出することにより、セルトランジスタの漏洩電流を防止することができる技術である。例文帳に追加

The technology of the semiconductor element manufacturing method includes a process, especially, of burying the insulating film between gate patterns in place of the photo-sensitive film when implanting the ions into the semiconductor substrate of lower portion of the bit line contact area, etching it to expose the bit line contact area without a residue of etching, thereby, preventing the leakage current of the cell transistor. - 特許庁

カプセルトナーは、バインダー樹脂および着色剤を含むトナー母粒子と、樹脂微粒子を含み、該トナー母粒子表面を被覆する樹脂層とを有するトナー粒子で構成され、前記トナー母粒子と樹脂層との界面および前記樹脂層中に、電気抵抗調整機能を有する微粒子を含む。例文帳に追加

The capsule toner comprises toner particles each having: a toner base particle containing a binder resin and a colorant; and a resin layer containing resin fine particles and coating the surface of the toner base particle, wherein fine particles having a function of controlling the electric resistance are contained on the interface between the toner base particle and the resin layer and in the resin layer. - 特許庁

アンカーカバー部材２６は、閉塞状態では、リヤパーセルトリム１４の前縁部１７ｄと、リヤシート１４に設けられたシートバック後面部１４ｄとで形成された凹部３０に位置し、アンカー部材１９が設けられた凹部２１と共に、凹部開口部７ｄを上方から覆う様に構成されている。例文帳に追加

The anchor cover member 26 is positioned in a recessed part 30 formed by a front edge part 17d of the rear parcel trim 14 and a seatback rear face part 14d provided in a rear seat 14, and is constituted to cover a recessed opening part 7d from its upper side together with a recessed part 21 provided with the anchor member 19. - 特許庁

ビットラインコンタクト領域下部の半導体基板にイオンを注入するときゲートパターン等の間を感光膜の代わりに絶縁膜で埋め、これを食刻して食刻残留物なくビットラインコンタクト領域を露出することにより、セルトランジスタの漏洩電流を防止することができる半導体素子の製造方法を提供する。例文帳に追加

To provide a semiconductor element manufacturing method which buries an insulating film between gate patterns in place of a photo-sensitive film when implanting ions into a semiconductor substrate of lower portion of a bit line contact area, etches it to expose the bit line contact area without a residue of etching, thereby, can prevent a leakage current of a cell transistor. - 特許庁

メモリセルアレイにおける一部のセルトランジスタのドレインコンタクトが中継用パターン部３とビアプラグ２を経てビット線１に接続されるコンタクトプログラム方式のマスクROM において、同一ビット線に接続される複数のビアプラグがビット線方向に連続して隣り合う場合に、隣り合うビアプラグがビット線方向の配線層３ａにより共通に接続されている。例文帳に追加

In the contact program type mask ROM where the drain contact of a part of cell transistors in a memory cell array is connected to a bit line 1 through a repeating pattern 3 and a via plug 2, adjacent via plugs are connected to a bit-line direction wiring layer 3a in common when a plurality of via plus connected to the same bit line are continuously adjacent in the bit line direction. - 特許庁

セルトランジスタの拡散層に接続された多結晶シリコン電極と、周辺回路トランジスタの拡散層に接続された金属電極とを備え、多結晶シリコン電極が形成された拡散層の接合リーク電流が抑制され、これによって、良好な情報保持特性を有する半導体装置の製造方法を提供する。例文帳に追加

To provide a method for manufacturing a semiconductor device wherein a polycrystaline silicon electrode connected to the diffusion layer of a cell transistor and a metal electrode connected to the diffusion layer of a peripheral transistor are installed, and bonding leakage current of the diffusion layer is restrained in which the polycrystaline silicon electrode has been formed, so that good data holding characteristics is installed. - 特許庁

半導体メモリは、選択トランジスタのゲートにそれぞれ接続された選択ゲート線に電圧を印加する選択ドライバと、セルトランジスタのゲートにそれぞれ接続された制御ゲート線を、対応する選択ゲート線にそれぞれ接続するスイッチ回路と、制御ゲート線の電圧を電圧線に供給される電圧に変換するレベル変換部とを有している。例文帳に追加

The semiconductor memory has a selection driver to apply voltages to each of the selection gate lines connected to the gates of the selection transistors, a switch circuit to connect the control gate lines connected to the gates of the cell transistors to the corresponding selected gate lines, and a level converter to convert the voltages of the control gate lines into the voltages supplied to the voltage lines. - 特許庁

エピタキシャル成長により形成された単結晶シリコン層１８からなるチャネル領域と、単結晶シリコン層１８の上部と下部に形成されたｎ型拡散領域１４、２３からなるソース・ドレイン領域と、ワード線２１からなる埋め込み型のゲート電極とを有する縦型セルトランスファトランジスタＴｒ１、Ｔｒ２、Ｔｒ３が形成される。例文帳に追加

Vertical cell transfer transistors Tr1, Tr2 and Tr3 having a channel region consisting of a single crystal silicon layer 18 formed by epitaxial growth, a source-drain region consisting of n-type diffusion regions 14 and 23 formed in upper and lower parts of the single crystal silicon layer 18 and an embedded gate electrode consisting of work line 21 are formed. - 特許庁

まず、書き込み用高電圧の設計プロファイルにより、設計規格に基づく第一の書き込み用高電圧トリミング値を決定し（ステップＳ２０１）、この第一の書き込み用高電圧トリミング値に従う電圧でデータの書き込みを行い（ステップＳ２０２）、書き込み後のメモリセルトランジスタのしきい値電圧を測定する（ステップＳ２０３）。例文帳に追加

First, by the design profile of a writing high voltage, a first writing high voltage trimming value based on the design standard is decided (step S201), data are written by a voltage following the first writing high voltage trimming value (step S202), and the threshold voltage of the memory cell transistor after writing is measured (step S203). - 特許庁

着色剤および第１の結着樹脂を含有するコア部分と、コア部分を被覆し、赤外線吸収剤および第２の結着樹脂を含有するシェル部分であって、コア部分の溶融温度よりも高い溶融温度を有するシェル部分とを有するカプセルトナー２４を用いて記録用紙２５にトナー像を形成する。例文帳に追加

A toner image is formed on recording paper 25 with a capsular toner 24 which comprises a core part containing a colorant and a first binder resin and a shell part covering the core part and containing an infrared absorbent and a second binder resin, wherein the shell part has a higher melting temperature than the core part. - 特許庁

カプセルトナー像Ｔ１は現像皿１１と一体構成の超音波ラインヘッド７からトナー分散溶媒１２を介し画素サイズに収束された超音波の照射を受け、小径マイクロカプセルが選択的に反応して発色し画像情報に応じたカラートナー像Ｔ２を形成（発色現像）する。例文帳に追加

The capsule toner image T1 is irradiated with ultrasonic waves converged into a pixel size through the toner dispersion medium 12 from a ultrasonic wave line head 7 integrated with the developing tray 11, and the small diameter microcapsules are selectively made to react to develop the respective colors to form (color develop) a color toner image T2 according to the image information. - 特許庁

さらに，本発明の不揮発性半導体記憶装置においては，メモリセルトランジスタの電荷蓄積層には，従来のような浮遊ゲートの替わりに，酸化珪素膜，窒化珪素膜，酸化珪素膜の積層構造，又はシリコン，金属その他の導電性物質のナノ結晶を含有する絶縁層を用いている。例文帳に追加

Additionally, the nonvolatile semiconductor memory device employs, for the charge storage layer of the memory cell transistor, a silicon oxide film 17, a silicon nitride film 18, the laminate structure 19 of a silicon oxide film, or an insulating layer involving a nanocrystal of silicon, metal, and other conductive substances, instead of such a floating gate as in prior art. - 特許庁

ＮＡＮＤ型不揮発性メモリにおいて、メモリセルトランジスタおよび選択ゲートトランジスタの特性がショートチャネル効果により悪化したり、選択ゲートトランジスタのゲート電極に対して自己整合的に形成されたコンタクトプラグと選択ゲートトランジスタのゲート電極がショートすることを防止する。例文帳に追加

To prevent characteristics of a memory cell transistor and a selection gate transistor from being deteriorated due to short channel effect or to prevent a contact plug, which is formed in a self-aligned state for a gate electrode of the selection gate transistor, and a gate electrode of the selection gate transistor from causing a short circuit, in an NAND type non-volatile memory. - 特許庁

セルトランジスタ１１は、凸部１３の各側面１３ａ，１３ｂと拡散領域１４ａ，１４ｂとにトンネル絶縁膜１６ａ，１６ｂを介して対向し、コントロールゲートＣＧとＦＣ間上部絶縁膜１７ａ，１７ｂ及びＦＣ間側部絶縁膜１８ａ，１８ｂを介して対向するフローティングゲートＦＧ１，ＦＧ２を備える。例文帳に追加

A cell transistor 11 comprises floating gates FG1, FG2 that face each side 13a, 13b of a projection section 13 and diffusion regions 14a, 14b across tunnel dielectrics 16a, 16b, and also face a control gate CG across top dielectrics 17a, 17b and FC-to-FC side dielectrics 18a, 18b. - 特許庁

本発明の例に係る不揮発性半導体記憶装置は、半導体領域と、半導体領域内に形成され、第１及び第２拡散層、電荷蓄積層及びコントロールゲート電極を有するセルトランジスタと、第１拡散層に接続されるビット線と、第２拡散層に接続されるソース線と、半導体領域、ビット線、及び、ソース線を制御する制御回路とを備える。例文帳に追加

This nonvolatile semiconductor storage device is equipped with: a semiconductor area; a cell transistor formed in the semiconductor area and provided with first and second diffusion layers, a charge accumulating layer and a control gate electrode; a bit line connected to the first diffusion layer; a source line connected to the second diffusion layer; and a control circuit for controlling the semiconductor area, bit line and source line. - 特許庁

メモリセルでのメモリセルトランジスタにおいて基板１の表層部にソース領域２およびドレイン領域３が離間して形成され、基板１の上にトンネル絶縁膜６を介してフローティングゲート電極７が配置されるとともに、フローティングゲート電極７の上にゲート層間絶縁膜８を介してコントロールゲート電極９が配置されている。例文帳に追加

A source region 2 and drain region 3 are formed apart from each other in a surface layer section of a substrate 1 of a memory cell transistor in a memory cell and a floating gate electrode 7 is arranged through a tunnel insulating film 6 on the substrate 1 and a control gate electrode 9 is arranged through an inter-gate layer insulating film 8 on this electrode 7. - 特許庁

一方、プログラムセンスラッチ回路ＰＳＬは、ベリファイ動作において、ビット線ＢＬを介して検知されるメモリセルトランジスタのしきい値と、参照電位ＶＲとを比較し、しきい値が多値データに対応する値となるのに応じて、ノードＮＮ３の電位を変更して、書込み阻止電位の出力を指示する。例文帳に追加

A program sense latch circuit PSL compares a threshold of a memory cell transistor detected through a bit line BL with a reference potential VR in verify-operation, changes a potential of the node NN3 in accordance with that a threshold becomes a value corresponding to multi value data, and indicates outputting a write blocking potential. - 特許庁

プロジェクション用ＬＣＤとして電導体、ピクセルトランジスタ、キャパシタから構成されるピクセルが行列の配列でＬＣＤの下部に構成されたＳＬＶの液晶駆動方法であって、ＬＣＤの上部電極と下部電極とに互いに異なる極性の電圧を印加することを特徴とする。例文帳に追加

This method is the liquid crystal driving method of the SLV in which pixels consisting of conductors, pixel transistors and capacitors are constituted in the arrangement of a matrix at the lower part of a LCD as LCDs for projection and voltages whose polarities are different with each other are applied to the upper part electrode and the lower part electrode of the LCD. - 特許庁

シリコン基板３のメモリセル領域１のメモリセルトランジスタ形成部分に薄いゲート酸化膜８が形成され、周辺回路領域２の高耐圧を必要とする領域に厚いゲート酸化膜１２、高濃度不純物領域に対応する部分に薄いゲート酸化膜８が形成されている。例文帳に追加

A gate oxide film 8 is formed at a part for forming the memory cell transistor in a memory cell region 1 of a silicon substrate 3; and a gate oxide film 12 and the gate oxide film 8 are formed at a region requiring a high breakdown voltage of a peripheral circuit region 2 and at a part corresponding to a high-concentration impurity region, respectively. - 特許庁

シフトセル検出回路６において、ベリファイ動作時のワード線電圧と、通常読み出し時のワード線電圧との間にしきい値電圧が分布するメモリセルトランジスタの検出を行い、検出結果として書き込みデータと同一のデータ列を形成し、シフトセル検出回路６の検出結果をラッチ回路３に格納する。例文帳に追加

In the shift cell detecting circuit 6, a memory cell transistor where a low threshold voltage is distributed between the word line voltage during verify operation and the word line voltage during normal read operation is detected and a resultant data sequence identical to the write data sequence is stored in the latch circuit 3. - 特許庁

本発明に係る半導体装置は、素子間を分離するトレンチ７と、第１の厚みの熱酸化膜１０を有するメモリセルトランジスタ２および周辺回路Ｖｃｃ系トランジスタ３と、第１の厚みよりも大きい第２の厚みを有しトレンチ７の形成前に形成された熱酸化膜９と熱酸化膜１０とを含む周辺回路Ｖｐｐ系トランジスタ４とを備える。例文帳に追加

The semiconductor device comprises a memory cell transistor 2 and a peripheral circuit Vcc system transistor 3 having a trench 7 for isolating elements and a thermal oxide film 10 of first thickness, and a peripheral circuit Vpp system transistor 4 including a thermal oxide film 9 of second thickness thicker than the first thickness formed before the trench 7 is formed. - 特許庁