「入・出力バッファ」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

入出力バッファ論理回路およびスレーブ・インタフェース論理回路に結合されたスレーブ・コントローラは、入出力バッファ論理回路に合わせてデータ交換のペースを調整する。例文帳に追加

A slave controller 206 connected to the circuit 201 and the circuit 204 adjusts the data exchanging pace in response to the circuit 201. - 特許庁

入出力バッファ論理回路に接続されたスレーブ・インタフェース論理回路は、データを受信し、そのデータを入出力バッファ論理回路に送信する。例文帳に追加

A slave interface logic circuit 204 connected to the circuit 201 receives the data and sends them to the circuit 201. - 特許庁

暗復号・メッセージ認証専用回路１０２と第２のデータバッファ１０２Ｂがローカルバス１０４を介して直接に接続され、第１のデータバッファ１０１Ｂと第２のデータバッファ１０２Ｂの入出力の接続先が入れ替え可能に構成されている。例文帳に追加

A dedicated circuit 102 for encryption, decryption and message authentication and the second data buffer 102B are directly connected via a local bus 104 and connection destinations of input/output of the first data buffer 101B and the second data buffer 102B can be replaced. - 特許庁

この制御装置は、入力画像バッファ３２及び出力画像バッファ３６と、制御部・アドレス管理部３１のうちのメモリにバッファ３２／３６に対する読み出し／書き込み要求を行うアドレス管理部とで構成でき、図示のように符号化回路１８に組み込むこともできる。例文帳に追加

The control apparatus can be constituted of an input image buffer 32, an output image buffer 36 and an address management part for requesting reading/writing from/in the buffer 32/36 to the memory out of a control part-address management part 31 and can be integrated into the encoding circuit 18 like the shown figure. - 特許庁

エラー検出論理回路は、エラー条件を検出するために入出力バッファとグローバル・シリアル・バスとの間に結合される。例文帳に追加

An error detection logic circuit 203 is connected between an input/output buffer and the bus 106 for detecting an error condition. - 特許庁

再構成可能ハードウェアを用いて印刷データを展開処理する構成において、バンド単位等の処理単位で同一タイプアクセスが発生する入出力バッファを組み合わせたバッファ・グループを２組構成した。例文帳に追加

In a structure wherein printing data are spread and processed by using a rebuildable hardware, two sets of buffer groups each made up by combining input and output buffers whereto the same type access made available in a processing unit such as a band unit are formed. - 特許庁

遅延素子４２１〜４２ｎは、端子４５３，４５４から入力される電圧ＶＣ１，ＶＣ２によって決定される遅延量だけ入力信号を遅延させて、次段の遅延素子およびダミーバッファ４４１，４４２，・・・、または次段の遅延素子および出力バッファ４５０へ出力する。例文帳に追加

The delay elements 421-42n delay an input signal by a delay decided by voltages VC1, VC2 received from terminals 453, 454 and output the delayed signal to a delay element of a next stage and the dummy buffers 441, 442, etc., or the delay element of the next stage and the output buffer 450. - 特許庁

インピーダンス・コントロール付き入力バッファまたはインピーダンス・コントロール付き出力バッファのインピーダンスを切り替える際に発生するノイズに影響を受けることなくデータを出力する半導体集積回路を得ること。例文帳に追加

To obtain a semiconductor integrated circuit which outputs data without being immune to a noise generated in switching the impedance of an input buffer with an impedance control or an output buffer with an impedance control. - 特許庁

さらに、プログラムのためのエージェント・スクリプトは、入力変数を格納する入力バッファと、ユーザに示すべき出力値を格納する出力バッファと、プログラム状態データ構造と、必要に応じてプログラムが将来の実行の最中に必要となる入力値を一時的に格納するバッグバッファとを含む複合データ構造を保持する。例文帳に追加

Further, the agent script for the program maintains a composite data structure including: an input buffer for storing input variables; an output buffer for storing output values to be displayed to the user; a program state data structure; and a bag buffer for temporarily storing input variables which the program will need in the course of future execution. - 特許庁

テスト出力データＴＯＵＴ０の出力バッファＢＵＦ１からの出力信号を入・出力端子Ｐ０にテスタを接続して監視するとともに、その信号を入力回路（ＢＵＦ２，ＦＦ３）に入力する。例文帳に追加

An output signal from an output buffer BUF1 of the test output data TOUT0 is monitored by connecting a tester to an input/ output terminal P0, and the signal is inputted into input circuits (BUF2, FF3). - 特許庁

テスト用共通回路部１３１，１４１のＦＦ１３３，１４３と、ローカルクロック部１０１の内部のＦＦ１０３，１０４とにより、対象となる入力バッファ部１１１や出力バッファ部１２１を挟み込んだ構成において、ＲＡＧＲ１６１及びＭＩＳＲ１６２を用いて、診断・テストを実施する。例文帳に追加

In the configuration where an input buffer section 111 and an output buffer section 121 of interest are sandwiched by FFs 133, 143 of testing common circuit sections 131, 141 and FFs 103, 104 of the local clock section 101, diagnoses/tests are performed using an RAGR 161 and an MISR 162. - 特許庁

端子７を経てファイル終了コマンドｃが入力すると、多重化・ファイル生成ユニット５ｃは、前記１フレームバッファ５ａ、５ｂからデータを読み取り、１フレームバッファ５ａからのビデオビットストリームの最後に、シーケンス終了コードｆを付加し、多重化してファイル出力する。例文帳に追加

When a file end command (c) is received via a terminal 7, a multiplexing/file generating unit 5c reads data from the one-frame buffers 5a, 5b a sequence end code (f) is attached to the end of the video bit stream from the one-frame buffer 5a, the result is multiplexed and the file is outputted. - 特許庁

フリップ・フロップ６０２のＱ出力信号とコントロール信号ＳＣＯとをＡＮＤゲート回路６０３に入力し、そのゲート出力信号をスリーステート・バッファ３０３のコントロール端子に入力する。例文帳に追加

The Q output signal of the flip flop 602 and a control signal SCO are inputted to an AND gate circuit 603, and the gate output signal is inputted to the control terminal of the three state buffer 303. - 特許庁

データ・バッファ・レジスタを介して外部とデータを入出力するダイナミック型メモリ装置において、リフレッシュ・サイクルと外部リード/ライト・アクセス・サイクルとを並行処理可能にする。例文帳に追加

To enable processing a refresh-cycle and an external read/write access cycle in parallel in a dynamic type memory device to/from which data is inputted/outputted to the outside through a data buffer register. - 特許庁

放送ストリームを入力しデスクランブル結果を出力する複数のデジタル放送ストリーム・データ・デスクランブラと、前記デジタル放送ストリーム・データ・デスクランブラからのB-CASカード・アクセス要求を、B-CASアクセス・ブロック単位でバッファリングするブロック・データ・バッファと、前記B-CASカード・アクセス要求を調停する調停器とを備えたことを特徴とする情報処理装置。例文帳に追加

An information processor has a plurality of digital broadcast stream data descramblers which input broadcast streams and output descrambled results, block data buffers which perform buffering B-CAS card access requests from the digital broadcast stream data descramblers for every B-CAS access block, and an arbitration device which arbitrates the B-CAS card access requests. - 特許庁

入出力装置が各同期信号単位に入出力動作・停止を行うような装置において容易に制御可能とするリングバッファデータ処理装置を提供することを目的とする。例文帳に追加

To provide the ring buffer processor which can easily control a device, which stops input/output operation in synchronizing signal units, as an input/ output device. - 特許庁

レベル・ホールド回路は、非反転入力端子５に信号が入力されるバッファアンプ回路１と、入力端子がバッファアンプ回路１の出力端子７に接続され、この出力端子７から出力された信号の最大値又は最小値を保持する２つのホールド回路部２，３とを有する。例文帳に追加

The level holding circuit is provided with a buffer amplifier circuit 1 wherein signals are inputted to a noninverted input terminal 5, and two holding circuit parts 2 and 3 whose input terminal is connected to the output terminal 7 of the buffer amplifier circuit 1 and which hold the maximum value or minimum value of signals outputted from the output terminal 7. - 特許庁

ターゲットモジュール２Ａ，２Ｂ，・・・内では、反転バッファ２５により「ＳＬＯＴ０」を反転させるとともに、「ＳＬＯＴ０」および「ＳＬＯＴ１」の信号を入れ替えて出力する。例文帳に追加

In target modules 2A, 2B and so on, the "SLOT0" is inverted by an inversion buffer 25, and the signals of "SLOT0" and "SLOT1" are switched and output. - 特許庁

各チャネルで、入力信号は、終端回路１０８で終端されると共に、デジタル経路（比較器１０４、シュミット・トリガ１１０、遅延選択回路１１２及びデジタル出力ドライバ１１４）及びアナログ経路（アナログ・バッファ１０６、スイッチ１１６、バス１２０、アナログ出力バッファ１３０）に同時に供給される。例文帳に追加

In each channel, the input signal is terminated in a terminating circuit 108 while it is simultaneously fed to a digital path (a comparator 104, a Schmitt trigger 110, a delay selection circuit 112, and a digital output driver 114) and to an analog path (an analog buffer 106, a switch 116, a bus 120, and an analog output buffer 130). - 特許庁

入力電圧をバッファして出力する演算増幅手段と、その入・出力電圧間に所定のオフセット電圧以上の電圧差がある時に演算増幅手段からの電流より大きな電流を出力する出力加速手段とにより、負荷を共通に駆動する。例文帳に追加

This buffer circuit commonly drives a load by an operational amplifying means for buffering an input voltage and outputting the voltage, and an output accelerating means for outputting current larger than current from the amplifying means when the voltage difference of a predetermined offset voltage or higher exists between its input and output voltages. - 特許庁

半導体集積回路の入・出力バッファ回路のテストを、専用のテストデータを用意したり特殊な回路を挿入したりすることなく、行い得るようにする。例文帳に追加

To execute a test of an input/output buffer circuit of a semiconductor integrated circuit without preparing exclusive test data nor inserting a special circuit. - 特許庁

そのクロック・ダブラ回路は４つの入力差動バッファを含み、それらはそれぞれの入力端子とそれぞれの出力端子との間に比較的低スキューの径路を有している。例文帳に追加

The clock doubler circuit includes four input differential buffers, each of which has a path with a comparatively low skew between each input terminal and each output terminal. - 特許庁

ユーザ・プログラムが介入することができ、この結果小さいバッファプールしか持つことができない機器においても良い入出力効率をもたらすこと。例文帳に追加

To improve input/output efficiency even in equipment capable of having only a small buffer pool by enabling a user program to intervene. - 特許庁

入力バッファ３−１，３−２の出力電圧を入力するエクスクルーシブ・ＮＯＲ回路６の出力と同期転送用クロック７を２つの入力とするＡＮＤ回路８の出力はＦ／Ｆ９のクロック端子に入力される。例文帳に追加

The output of an exclusive NOR circuit 6 for inputting the output voltages of the input buffers 3-1 and 3-2 and the output of an AND circuit 8 with a clock 7 for synchronous transfer as two inputs are inputted to the clock terminal of the F/F 9. - 特許庁

また、そのクロック・ダブラ回路は、第１、第２、第３および第４の入力差動バッファにそれぞれの出力端子を通じて結合されている排他的ＯＲ論理回路も含む。例文帳に追加

The clock doubler circuit includes an exclusive OR logic circuit coupled to the 1st, 2nd, 3rd, 4th input differential buffers through their respective output terminals. - 特許庁

従って、ＭＯＳトランジスタ２１のドレイン・ソース間電圧は、入力信号Ｖｉｎの電圧値によらず一定となるので、出力Ｖｏｕｔへの影響が防止でき、バッファ回路の線形性を改善するものである。例文帳に追加

Therefore, because a voltage between a drain and a source of the MOS transistor 21 becomes constant regardless of a voltage value of the input signal Vin, influence on an output Vout can be prevented and a linearity of a buffer circuit is improved. - 特許庁

本補聴器１００は、音声入力部１０１と、音声バッファ１０３と、第１・第２方向調整部１０４，１０５と、補聴処理部１０７と、音声出力部１０２と、を備えている。例文帳に追加

A hearing aid 100 includes: a sound input part 101; a sound buffer 103; first and second direction adjustment parts 104 and 105; a hearing processing part 107; and a sound output part 102. - 特許庁

再生系電流源４１３は、再生パワー設定電流４０１を入力電流バッファ４１１で増幅した電流を、電流源に接続されたスイッチのオン・オフに応じて出力する。例文帳に追加

A reproducing system current source 413 outputs a current in which a reproducing power setting current 401 is amplified by an input current buffer 411 in accordance with ON/OFF of a switch connected to the current source. - 特許庁

ＰＣＭフォーマット音声データを入力バッファ１ａ、入力メッセージキュー１ｂに蓄積し、 出力音声編集情報に基づいて音声データ加工・合成部１ｃにて加工及び合成した後、出力部１ｆを介して出力する。例文帳に追加

The PCM format voice data is accumulated in an input buffer 1a, an input message queue 1b, processed and synthesized by a voice data processing/synthesis part 1c based on output voice editing information and after that, outputted via an output part 1f. - 特許庁

ＰＣＭフォーマット音声データを入力バッファ１ａ、入力メッセージキュー１ｂに蓄積し、 出力音声編集情報に基づいて音声データ加工・合成部１ｃにて加工及び合成した後、出力部１ｆを介して出力する。例文帳に追加

The PCM format speech data is accumulated in an input buffer 1a and an input message queue 1b, and is processed and composited in a speech data processing/compositing section 1c according to output speech edition information, and is then outputted through an output section 1f. - 特許庁

バス使用要求信号２１を出力した入出力装置のうちの最上流では、バス使用許可信号２２が入力されると、トライステートバッファ３０３が試験部３０１の出力をデータ・バス信号２としてプロセッサ１に送出する。例文帳に追加

When the signal 22 is inputted to the uppermost stream I/O device 31 outputting a bus use request signal 21, a try state buffer 303 sends an output from the test part 301 to the processor 1 as a data bus signal 2. - 特許庁

この判定処理関数は、テストプログラムから入力値と出力値との組を受け取る度に受け取った入力値をバッファに保存し、テストプログラムから入力値と出力値との組を受け取った回数がパイプライン・ステージ数を越えたことを条件に、判定処理を実行する。例文帳に追加

The determination processing function stores a received input value whenever receiving a set of an input value and an output value from a test program and executes determination processing on the condition that the number of times for receiving the set of an input value and an output value from the test program exceeds the number of pipeline stages. - 特許庁

インターフェース部３１〜３６からの入力伝送データを、時分割スイッチ部３０ａのＴＳＷ・０系４０及びＴＳＷ・１系５０（運用系、予備系）の回線設定部４１，５１が入れ替えて（タイムスロット回線の入れ替え）３ステートバッファ４２，５２に出力する。例文帳に追加

Input transmission data, from interfaces 31-36, is outputted to 3-stage buffers 43 and 52 after the data is switched (switching of time slot lines) by line-setting parts 41 and 51 of TSW-0 system 40 and TSW-1 system 50 (use system and spare system). - 特許庁

ホストコンピュータ５からの転送データはデータバッファメモリ９に一時記憶されるが、書込・読込制御部８はこれから転送データを取り出し、これをＨＤＤ入出力部１０を介してハードディスク装置１に出力する。例文帳に追加

Even though transfer data from a host computer 5 are temporarily stored in a data buffer memory 9, a write/read controlling part 8 extracts the transfer data from it and outputs it to a hard disk drive 1 through an HDD inputting and outputting part 10. - 特許庁

また、抵抗Ｒ２と並列にＭＯＳＦＥＴＱ１のドレイン・ソース間が接続してあり、切替部３がＭＯＳＦＥＴＱ１をオンさせると、演算増幅器１１はバッファとして動作し、出力端子Ｔ１から非反転入力端子の電圧Ｖ３が出力される。例文帳に追加

The drain and source of an MOSFET Q1 are connected across the resistor R2 and when a switching part 3 turns on the MOSFET Q1, the operational amplifier 11 operates as a buffer to output the voltage V3 of an uninverted input terminal from the output terminal T1. - 特許庁

複数子端末に対し双方向接続を行う入出力選択部１１０、方式を異にする複数のコーデック１１１、チャンネルを異にする複数のバッファ１１５、コーデックの１つとバッファの１つを対応させる切替スイッチ１１４、複数バッファ共通の多重回路１１６、通信状態子端末のコーデックを決めるコーデック情報を前記入出力選択部・切替スイッチに与えるコーデック選択部１１２を備え、入出力選択部はコーデック選択部からのコーデック情報に基づいて通信状態子端末とコーデックの１つを接続し、切替スイッチはコーデック選択部からのコーデック情報に基づいて接続状態コーデックとバッファの１つとを接続する。例文帳に追加

The input/output selecting section connects the slave terminal in the communication state to one of the codecs on the basis of the codec information from the codec selecting section, and the changeover switch connects a codec in a connecting state to one of the buffers on the basis of the codec information from the codec selecting section. - 特許庁

そして、プログラム暴走等の障害を検出するウォッチ・ドッグ・タイマ３ｂが正常にクリアされた時点で、それまでにバッファ３ａに蓄えられた入出力情報を待機系のプロセッサシステムに転送することによって、起動系の正常動作結果のみを待機系に反映する。例文帳に追加

Then, it reflects only normal operation results of a starting system to a standby system by transferring input-output information stored in the buffer 3a so far to the processor system of the standby system when the timer 3b detecting a fault such as program runaway is cleared normally. - 特許庁

この方法は、テスト中の受信装置への出力データ・フローをディスエーブルすること、また次いで各受信装置向けのタグが付いたバッファリング／セレクション装置への入力データを、バースト・モードで各受信装置ごとに事前選択された転送回数で生成することを含む。例文帳に追加

This method includes a step, where an output data flow to a receiver under a test is disabled and a step, where input data to the buffering/selection system, having a tag for each receiver is generated by the number of transfer times selected in advance for each receiver in a burst mode. - 特許庁

デコーダが、オーディオ／ビデオ信号を受信する入力と、該入力された信号をテレビ受信機向けの出力信号へ復調及びデコードする手段と、ライブモードにおいて入力信号が復調後に転送されてくる第一のバッファ・メモリとを有する。例文帳に追加

The digital decoder for television receiver comprises: an input for receiving a digital audio/video signal, a means for demodulating and decoding the input signal into an output signal intended for the television receiver; and a first buffer memory into which the input signal is diverted after demodulation in the live mode of operation. - 特許庁

信号源となるトランジスターＱ０と、このトランジスターＱ０とカレントミラーを構成するトランジスターＱ１との間に、トランジスターＱ０の出力インピーダンスを低下させる広帯域低インピーダンスのバッファアンプ1を挿入し、これにより、出力段を構成するトランジスターＱ１、Ｑ２、・・・Ｑｎの数が多い場合でも、レーザー駆動回路の出力容量を低下させることができる。例文帳に追加

A buffer amplifier 1 of wide band low impedance which reduces output impedance of a transistor Q0 is inserted between the transistor Q0 being the signal source and a transistor Q1 constituting the current mirror with this transistor Q0, thereby, output capacity of the laser drive circuit can be reduced even when the number of transistors Q1, Q2, ... Qn constituting the output stage are many. - 特許庁

レイアウト検証ツール８は、ライブラリ６のデータ、配線の配置情報ファイル３、ビア・ホールの配置情報ファイル４及びマスクレイアウトパターン７からレイアウトを検証し、入力回路の容量、出力バッファのサイズ等を求めて記憶装置１０に記録する。例文帳に追加

A layout verification tool 8 verifies a layout resting on the basis of data stored in the library 6, a wiring layout data file 3, a viahole layout data file 4, and a mask layout pattern 7, the capacitance of an input circuit and the size of an output buffer are obtained and stored in a memory device 10. - 特許庁

補間部３３は、バッファメモリ３２から入力する原画像形式の画像信号を保持し、前記キー信号の値に応じた個別の画素補間処理と輪郭強調処理を実行して生成したＹＵＶ４２２信号をオーバー・サンプリング部３４に出力する。例文帳に追加

The interpolation section 33 stores the image signal of the original image form received from the buffer memory 32 and outputs the YUV422 signal produced by executing individual pixel interpolation processing and contour emphasis processing depending on the value of the key signal to an over sampling section 34. - 特許庁

ＣＰＵまたはその他の装置および／または分散メモリ、データ入出力バッファ、要求タグ・キューを含むキュー、コヒーレント入力キュー（"CIQ"）、およびアドレス・バス調停を実施するアドレス・コントローラを含む回路基板を、１系統以上の分割トランザクション・スヌーピング・バス・システムに差し込む。例文帳に追加

Circuit boards including CPU or other devices and/or distributed memory, data input/output buffers, queues including request tag queues, coherent input queues ('CIQ'), and address controller implementing address bus arbitration are plugged into one or more split transaction snooping bus systems. - 特許庁

データ処理システム内でネットワーク入出力（Ｉ／Ｏ）アダプタと通信するためにネットワーク・デバイス・ドライバによって使用されるバッファ・データ構造にアクセスするためのアドレス変換を管理するための方法、コンピュータ・プログラム、および装置（キュー・データ構造およびキャッシュされたアドレス変換を使用してネットワーク・アダプタと通信するための装置および方法）例文帳に追加

METHOD, COMPUTER PROGRAM AND APPARATUS FOR MANAGING ADDRESS TRANSLATION FOR ACCESS TO BUFFER DATA STRUCTURE USED IN NETWORK DEVICE DRIVER TO COMMUNICATE WITH NETWORK INPUT/OUTPUT (I/O) ADAPTER IN DATA PROCESSING SYSTEM (APPARATUS AND METHOD FOR COMMUNICATING WITH NETWORK ADAPTER USING QUEUE DATA STRUCTURE AND CACHED ADDRESS TRANSLATION) - 特許庁

デュアル・エッジ・プログラマブル遅延ユニットをプログラムする方法およびデバイスであって、立ち上がり時間および立ち下がり時間を有する入力信号に応答し、入力信号を受信し出力信号を供給するバッファを含み、出力信号の立ち上がり時間と立ち下がり時間との間にはプログラムされた可変遅延がある。例文帳に追加

A method and a device program a dual edge programmable delay unit that responds to an input signal with a a rise time and a fall time, includes a buffer which receives the input signal and provides an output signal with programmed variable delays between the rise and fall times of the output signal. - 特許庁