「内部バッファ」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

２つのＣＰＵを一方のデータバスで接続する場合、データバスのマスタ側ＣＰＵがメモリアクセスを行なうと、データバス等の信号線の変化がデータバスにスレーブとして接続されているＣＰＵ側の入力バッファや内部回路等を不要に動作させてしまい、不要な電流が流れてしまうために、待ち受け時間や通話時間が短くなってしまう。例文帳に追加

To solve the problem that a waiting time or a talking time is made short by memory access of a master-side CPU of data buses when two CPUs are connected through one data bus, since an input buffer, an internal circuit, etc. of CPU connected to the data bus as a slave are unnecessarily actuated by variation of signal lines such as data buses to make an unnecessary current flow. - 特許庁

本発明に従う信号レベル変換回路である入力バッファ１００は、外部信号および基準信号がそれぞれ伝達されるノードＮ１およびＮ２の電位差を増幅して内部信号を出力するカレントミラーアンプである差動増幅回路１０と、ノードＮ１およびＮ２に共通のバイアス電圧Ｖｂｓを印加するバイアス回路２０とを備える。例文帳に追加

An input buffer 100 being the signal level conversion circuit is provided with a differential amplifier circuit 10 being a current mirror amplifier that amplifies a voltage between nodes N1, N2 respectively receiving an external signal and a reference signal to provide an output of an internal signal and with a bias circuit 20 that applies a common bias voltage Vbs to the nodes N1, N2. - 特許庁

上記課題を解決するために、本発明に係る入力保護回路は、外部入力端子２と内部回路に接続するバッファ回路３との間に接続される入力保護抵抗４と、一端が電源に接続され、他端が外部入力端子２と入力保護抵抗４との間に接続されたｐ型ＭＯＳトランジスタ５及び入力保護抵抗６と、を備える。例文帳に追加

The input protecting circuit includes an input protecting resistor 4 connected between an external input terminal 2 and buffer circuits 3 connected with the internal circuit, and a p-type MOS transistor 5 and an input protective resistor 6 to which one end is connected to a power supply and the other end is connected between the external input terminal 2 and the input protective resistor 4. - 特許庁

従来のリンクトリスト方式メモリ制御回路では、バッファメモリ上の全ての空きアドレスを内部テーブルに保持するために回路規模の増大をもたらし、また任意のキューを削除する場合にアドレスリンク情報をたどりながら全ての空きアドレスを抽出する必要があり、制御処理の複雑化と実行処理時間の増大をもたらす。例文帳に追加

To solve the problem that conventionally the complexity in control processing and prolongation of performance processing time result, since circuit scale is expanded for the purpose of holding all idle addresses on a buffer memory in an internal table and it is necessary to extract all the idle addresses, while tracking address link information in the case of deleting an arbitrary queue in the conventional linked list system memory control circuit. - 特許庁

ハードマクロＩＰ５内に、予めバッファ６ａ〜６ｎ、配線７ａ〜７ｎおよびＥＣＡ領域８の論理回路からなる経路を配置することにより、内部ロジック領域４からパッド１２ａ〜１２ｎに至る配線がハードマクロＩＰ５を迂回することなく信号経路を短くすることができ、伝搬遅延を短縮すると共に信号波形の鈍りを整形することができる。例文帳に追加

Signal path can be shortened without allowing a wiring to pads 12a to 12n from an internal logic region 4 to pass an alternative route of a hard macro IP5 by previously allocating the route consisting of buffers 6a to 6n, wirings 7a to 7n, and logic circuit of ECA region 8 within the hard macro IP5, propagation delay can be shortened, and roundness of signal waveform can be shaped. - 特許庁

ＩＣ１のＣＰＵ１３により駆動されるオープンドレイン構成の出力ＦＥＴ１１のドレインを、ＩＣ１の内部情報を表示するＬＥＤ２への表示出力用ポート１０に接続し、さらにＣＰＵ１３がバッファ回路１２を介してポート１０の電圧Ｖdsを監視できるようにし、ポート１０を入出力ポート構成とする。例文帳に追加

A drain of an output EFT 11 in an open drain structure activated by a CPU 13 in an IC is connected to a display output port 10 to an LED 2 that displays internal information of the IC 1, and then a voltage Vds of a port 10 can be monitored by the CPU 13 through a buffer circuit 12, where the port 10 can be made an input-output port structure. - 特許庁

またＬＡＮ接続装置０６の内部バッファ使用量の規定値オーバーを契機として、又はＲＥＡＤコマンドの終了報告から次ＲＥＡＤコマンドの起動迄の待ち時間の規定時間オーバーを契機として、コマンド起動の状態を判定し、起動キュー又は割込みキューから要因の脱落が発生していた場合は、キューを回復する。例文帳に追加

With exceeding of a regulated value of usage amount of the internal buffer of the apparatus 06, or with exceeding of a regulated time of waiting time until start of next READ command from completion informing of a READ command, a command start state is detected, then if any factor is fell out from the start cue or the interruption cue, the cue is recovered. - 特許庁

基板１上に導電材料から成る複数個の厚膜配線層３を配設してなる配線基板であって、基板−厚膜配線層間に、内部に気孔を有する多孔質金属２ａと、多孔質金属上に配され、一部が多孔質金属２ａ中に含浸されたショア硬さ２０〜１５０の樹脂材２ｂとから成るバッファ層２を介在させる。例文帳に追加

In the wiring board where a plurality of thick wiring layers 3 formed of conductive materials are arranged on a substrate 1, a buffer layer 2 formed of porous metal 2a which has pores inside and a resin material 2b of 20-150 in Shore hardness being arranged on the porous metal and partially permeated in the porous metal 2a is interposed between the substrate 1 and the thick wiring layer. - 特許庁

Xアドレスバッファ2Aは、内部Xアドレス信号XA0〜XA11を生成する元となるカウンタ信号を、メモリセルと冗長メモリセルとのリフレッシュテストの場合に対応して、CBRリフレッシュカウンタ4の出力するアドレスカウンタ信号と、冗長CBRリフレッシュカウンタ14の出力する冗長カウンタ信号とを切り替えて出力する。例文帳に追加

The X address buffer 2A outputs counter signals being origin for generating internal X address signals XA0-XA11 corresponding to the case of a refresh-test of memory cells and redundant memory cells switching an address counter signal outputted by a CBR refresh-counter 4 and a redundant counter signal outputted by redundant CBR refresh-counter 14. - 特許庁

タイミングパルスをレベルシフトするレベルシフト回路１４３をアナログドライバ１４上に搭載し、当該レベルシフト回路１４３をアナログサンプルホールド回路１４１およびアナログバッファ回路１４２を構成する回路素子と共に単結晶シリコンで作製することにより、セットの小型化、低コスト化を図りつつ、パネル内部の回路素子に対してより確実な静電対策を施すようにする。例文帳に追加

A level shift circuit 143 for level-shifting a timing pulse is mounted on an analog driver 14, wherein the level shift circuit 143 is formed from single crystal silicon as well as circuit devices constituting an analog sample hold circuit 141 and an analog buffer circuit 142, thereby the electrostatic countermeasure for the circuit devices inside the panel is taken more securely while attaining size reduction of the set and cost reduction. - 特許庁

同期型半導体記憶装置１００の入出力バッファ８０は、コントロール回路４１０からのテストモード信号を受けてクロック信号ＣＬＫに同期して端子４２１からデータを取込み、メモリアレイ６０に書込むとともに、メモリアレイ６０からの読出データをＤＱＳ信号発生回路７０からの内部データストローブ信号に同期して端子４２１へ出力する。例文帳に追加

An input/output buffer 80 of the synchronous semiconductor memory device 100 receives a test mode signal from a control circuit 410, takes in data from a terminal 421 synchronizing with a clock signal CLK, writes it in a memory array 60, and outputs read-out data from the memory array 60 to the terminal 421 synchronizing with an internal data strobe signal from a DQS signal generating circuit 70. - 特許庁

携帯電話装置の搬送波信号Ｆ(TX)を生成する周波数シンセサイザの内部において、周波数が低い方の中間周波数信号Ｆ(VCO1)を出力するＶＣＯ２９Ａを構成するバッファ用トランジスタ４５のトランジション周波数Ｆt を、発振用トランジスタ４５のトランジション周波数Ｆt よりも低くなるように設定する。例文帳に追加

A transition frequency Ft of a buffer transistor(TR) 45 being a component of a VCO 29a to output an intermediate frequency signal F (VCO 1) with a lower frequency is set to be lower than a transition frequency Ft of an oscillation TR 45 on the inside of a frequency synthesizer that generates a carrier signal F (TX) of a mobile phone. - 特許庁

可変遅延線（３２，３３）を通して生成する内部クロック信号（ＣＬＫＰ，ＣＬＫＮ）に対応するフィードバッククロック信号ＦＢＣＬＫと外部クロック信号に対応するバッファクロック信号（ＢＵＦＣＬＫ）の位相差を位相検出器（３５）で検出し、該検出結果をシフト回路（４２）を介して転送する。例文帳に追加

A phase difference between a feedback clock signal FBCLK, which corresponds to the internal clock signal (CLKP, CLKN) generated through variable delay lines (32, 33), and a buffer clock signal (BUFCLK) corresponding to the external clock signal is detected and the detected result is transfered via a shift circuit (42) to an outside. - 特許庁

カス（ＣＡＳ）アクセス途中にプリチャージインタラプトが入力されたとき、これをローカル（ｌｏｃａｌ）にカラム選択信号（ｃｏｌｕｍｎｓｅｌｅｃｔｉｏｎ ｓｉｇｎａｌ）、又はデータバスラインのデータにインタラプトを掛けることではなく、バッファ１０、２０、４０でマスタークロックラッチ（ｍａｓｔｅｒ ｃｌｏｃｋ ｌａｔｃｈ）と、インタラプト内部命令イネーブルまでのディレイ時間を最少化してプリデコーダストローブ信号にインタラプトを掛ける。例文帳に追加

When pre-charge interrupt is inputted in half way of CAS access, interrupt is not applied to a column selection signal or data of a data bus line locally, but interrupt is applied to a pre-decoder strobe signal by minimizing master clock latch by buffers 10, 20, 40 and a delay time to interrupt internal instruction-enable. - 特許庁

ＣＰＵ１００が、分岐系命令を実行する時には、飛び先アドレスの命令データを改めて読み出すために、高速動作実行のための命令先読み動作により命令キューバッファ１０３に先読みされるが使用されずに捨てられてしまうプログラム上の命令データを、装置内部の制御信号として使用可能とする。例文帳に追加

When a CPU 100 is to execute a branch system instruction, in order to read the instruction data of the address of the skip destination again, instruction data on a program, which is abandoned without being used in spite of lookahead into an instruction queue buffer 103 according to instruction lookahead operation for high-speed operation execution, can be used as control signal inside the system. - 特許庁

サーバのＣＰＵ利用率やバッファ利用率などの内部の負荷やインタネットやネットワークとの間のＬＡＮ・回線利用率などの負荷を３０７の負荷測定部が測定し、３０５の要求受付部が、３０４のテーブルを参照して優先度毎の受付可能閾値内の負荷かどうかを、利用者が指定した優先度と比較して判断する。例文帳に追加

A load measuring part 307 measures an internal load such as the CPU utilization factor or buffer utilization factor of a server or load such as the utilization factor of a LAN/line with an internet or network and while referring to a table 304, a request receiving part 305 judges whether the load is within a reception enable threshold for each priority or not in comparison with priority designated by a user. - 特許庁

非同期バス１２に接続された外部レジスタ１５と、マクロ回路１３に接続された内部レジスタ１７との間に同期化バッファ１６を配置し、かつ外部レジスタ１６への書き込み要求信号を受信し、マクロ回路１３の動作クロック周波数に同期して内部レジスタライト信号１９を生成し、出力する内部レジスタライト信号生成サイクルを実行するとともに、既に実行中のサイクルがあればこれを取り消して内部レジスタ１７への書き込みを制御する調停回路１８を設ける。例文帳に追加

By means of an arbitration circuit arranged in this circuit, in receipt of a writing request signal to the external register 16, an internal register writing signal 19 is generated synchronously with the operation clock frequency of the macro circuit 13 for performing an internal register writing signal generation cycle to be outputted, and if there is a cycle under operation, the cycle is canceled for controlling writing to the internal register 17. - 特許庁

ギャップで隔てた２本の直線導波管を設け、そのギャップを囲んで周囲の大気から隔てることを目的とし真空排気におけるバッファー機能を有するマニホールドを設け、２本の導波管の位置を固定しそのギャップを調整する保持機構を設け、真空ポンプヘの接続ポートを設けることにより、ギャップからの高周波損失を小さく抑えながら、ギャップから導波管内部を真空排気できることを特徴とするミリ波伝送用真空排気ポート。例文帳に追加

By disposing a connection port of a vacuum pump, the waveguides can be vacuum-evacuated through the gap while suppressing the high frequency loss from the gap. - 特許庁

出力バッファ用電源電圧を入力して該電源電圧のノイズを除去する手段及び前記ノイズを除去された前記電源電圧から抵抗分割により基準電圧を生成して出力する手段を有する基準電圧発生回路と、前記基準電圧及び外部から外部入力信号を入力してこれらから半導体メモリを駆動する内部駆動信号を生成する入力初段回路とを備える。例文帳に追加

This system is provided with a reference voltage generating circuit 1 inputting power voltage VDDQ for output buffer, eliminating the noise of this power voltage, generating reference voltage by resistance division from the noise-eliminated power voltage VDDQ and outputting it, and an input first stage circuit 30 inputting the reference voltage and an external input signal from the outside and generating an internal drive signal for driving a semiconductor memory. - 特許庁

少なくとも２つの電源系統を有し、第１の電源が供給される第１の電源受給領域Ａ１、第１の電源受給領域Ａ１の内部に形成され第２の電源が供給される第２の電源受給領域Ａ２と、第２の電源受給領域内に形成され第１の電源が供給される信号中継回路（リピータバッファ）ＲＢを有する第３の電源受給領域Ａ３とを備え、第１の電源受給領域Ａ１における複数の回路Ｂ１，Ｂ２を第３の電源受給領域Ａ３における信号中継回路ＲＢを経由して接続している。例文帳に追加

The plurality of circuits B1 and B2 in the first power receiving region A1 are connected via the signal relay circuit RB located in the third power receiving region A3. - 特許庁

多重化されたストリームから適切な符号化情報を分離する多重符号化情報分離分配装置と、内部バッファに画像符号化情報を逐次蓄積し、これを逐次読み出しながら復号する画像復号装置を持つ画像復号システムでプログラムを切り替える場合、装置が切替え後の新しい符号化情報がどこから始まるか認識することができないので、切替え時に不完全な画像フレームデータを表示してしまう。例文帳に追加

To solve a problem at the time of switching a program between a multiplex encoded information separator/distributor for separating appropriate encoded information from a multiplexed stream and an image decoding system having an image decoder for storing image encoded information sequentially in an internal buffer and decoding it while reading out sequentially that incomplete frame data is displayed at the time of switching because the start of new encoded information can not be recognized after switching. - 特許庁

ここで、入力信号の変化に対して緩やかに変化する時間応答特性を有し、上記複数の外部クロック信号のうちの少なくとも１つの外部クロック信号に基づいて、上記半導体記憶装置におけるデータの読み出し動作又は書き込み動作に係わる通常モードとは別の特殊モードのための内部クロック信号を発生する特殊モード用入力バッファアンプ８−１乃至８−４及びノイズフィルタ９−１乃至９−４のうちの少なくとも１つを備える。例文帳に追加

Then, the device is provided with input buffer amplifiers 8-1 to 8-4 for special mode generating an internal clock signal for a special mode being separated from a normal mode relating to read-out operation or write-in operation of data in the semiconductor memory and at least one filter out of noise filters 9-1 to 9-4. - 特許庁