「内部バッファ」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

したがって、テスト時に出力バッファ６０から出力される内部クロック信号ｉｎｔ．ＣＬＫと外部クロックｅｘｔ．ＣＬＫとを観測することにより、遅延ラインの遅延制御が正常に行われているか否かを確認できる。例文帳に追加

Accordingly, it becomes possible to confirm whether or not delay control of the delay line is being performed normally, by observing an external clock ext.CLT and an internal clock signal int.CLK outputted from an output buffer 60 at the time of a test. - 特許庁

そのデータセットをＤＭＡで内部バッファに読込み、そこから同時にイメージ処理手段へ読出し、属性に対応した処理をＲＧＢデータに対して行い、処理後のデータをＤＭＡでメモリに再び書き込み、作像用のデータとしてプリンタエンジンに出力する。例文帳に追加

The data set is read to an internal buffer by a DMA and simultaneously read to an image processing means from there, the RGB data are subjected to processing corresponding to the attribute, and the processed data are written in the memory again by the DMA and outputted as data for imaging to a printer engine. - 特許庁

そして、ＤＥＣＵ４１内部のＬ−ＤＭＡコントローラ４１３は、その個別の転送先アドレスをＤＭＡ転送の転送先アドレスに設定して、ラインバッファ２８１に格納されている展開後の記録データを１ワードずつローカルメモリ２９へＤＭＡ転送する。例文帳に追加

An L-DMA controller 413 in the DECU 41 sets each individual forwarding address at the DMA forwarding destination address and DMA transfers the developed recording data stored in the line buffer 281, word by word, to the local memory 29. - 特許庁

また、基準電圧源によって生成される基準電圧のうち、駆動回路と同一のＬＳＩ内部に設けられた分圧回路によって得られる電圧は、入力インピーダンスが大きく出力インピーダンスが小さいバッファアンプを介して同一ＬＳＩ内の複数の駆動回路に供給される。例文帳に追加

Moreover, the voltages obtained from the divider circuit arranged inside of the same LSI as the driving circuits are supplied to the plural driving circuits in the same LSI through buffer amplifiers having a high input impedance and a low output impedance. - 特許庁

又、第１イネーブル信号生成回路１５にて保持された第１イネーブル信号ENZ1は、第２イネーブル信号生成回路１６にて内部クロック信号CLKSZ に応答して第２イネーブル信号ENZ2として保持され第１及び第２クロック信号入力バッファ１１，１２に出力される。例文帳に追加

In addition, the first enable signal ENZ1 held in the first enable signal generating circuit 15 is held in a second enable signal generating circuit 16 as a second enable signal ENZ2 in response to the internal clock signal CLSKZ to be output to the first clock signal input buffer 11 and a second clock signal input buffer 12. - 特許庁

このテスト制御信号に従ってアドレスバッファ（２）からの内部ロウアドレス信号ビットの値を設定し、かつテスト制御信号に従ってテスト制御機能付行系制御回路（１０）が行選択回路（３）およびビット線周辺回路（４）の動作を制御する。例文帳に追加

A value of an internal row address signal bit is set from an address buffer 2 according to the test control signal, and operations of a row selecting circuit 3 and a bit line peripheral circuit 4 are controlled by a row system control circuit 10 with a test controlling function according to the test control signal. - 特許庁

ラッチ回路２，３は、通常モード時は、それぞれ制御回路４からのラッチ制御信号ＬＡＴに基づいて、内部回路１からのシリアルデータ信号Ｄ＋，Ｄ−を一時的に保持し、それらの位相を揃えて出力バッファ回路８，９に出力する。例文帳に追加

The latch circuits 2 and 3 respectively and temporarily hold serial data signals D+ and D- from an internal circuit 1 on the basis of a latch control signal LAT from a control circuit 4 in a normal mode, and output the signals with the phases of the signals made to be the same to the output buffer circuits 8 and 9. - 特許庁

内部メモリはチップ上に配置することができるとともに、（ｉ）動き補償に適し（ｉｉ）チップ外の外部メモリに格納された少なくとも１つの基準フレームのサブセットを格納するための少なくとも１つの第１のバッファを含むことができる。例文帳に追加

The internal memory can be arranged on a chip and can comprise at least one set of first buffer which is (i) optimum for movement compensation and (ii) used for storing at least one set of sub set of a reference frame, stored to the external memory of outside of a chip. - 特許庁

本発明の半導体装置１では、外部から入力端子１０に信号が供給されているときにノイズが発生しても、バッファ回路２０が入力端子１０から内部回路３０への伝送を有効にする時間以外は無効にしている。例文帳に追加

In the semiconductor device 1 of the present invention, even though a noise occurs while a signal is being supplied to the input terminal 10 from outside, the buffer circuit 20 disables transfer from the input terminal 10 to the internal circuit 30 except during a period enabling the transfer. - 特許庁

カラム切り離しデータ保持回路１９の一方のデータノードＮ２１が保持するデータを示すＦＵＳＥＤＡＴＡ信号、及びアドレスバッファ８内部のアドレスカウンタが生成するカラムアドレスプリデコード信号をデコーダ回路ＤＥＣ１に入力する。例文帳に追加

A FUSEDATA signal indicating data held by a data node N21 of one side of a column separation data holding circuit 19 and a column address pre-decode signal generated by an address counter in the inside of an address buffer 8 are input to a decoder circuit DEC1. - 特許庁

出力信号固定用回路１９は、第１の容量１９ａと第２の容量１９ｂとを有し、内部回路２１の出力が不定状態でも第２のプリバッファ回路１８の出力信号を“Ｌ”レベルに固定できるように構成されている。例文帳に追加

The output signal fixing circuit 19 has a first capacitor 19a and a second capacitor 19b and is arranged such that the output signal from a second prebuffer circuit 18 can be fixed to an 'L' level even if the output from the internal circuit 21 is not settled. - 特許庁

本発明の情報処理装置１は、内部バス４０と、転送元リソースから転送先リソースにデータ転送を行うＤＭＡコントローラー２０と、ＦＩＦＯ３２０（Ｉ／Ｏバッファ）を含み、ＦＩＦＯ３２０と外部デバイス１００の間のデータ転送を行うＩ／Ｏコントローラー３０と、を含む。例文帳に追加

This information processor 1 includes an internal bus 40, a DMA controller 20 for transferring a data from a transferring side resource to a transferred side resource, and an I/O controller 30 including an FIFO 320 (I/O buffer), and for transferring a data between the FIFO 320 and an external device 100. - 特許庁

復号器内部に存在する加算比較器（ＡＣＳ）から算出するトレリス状態数分のステートメトリックデータ、各復号器から得られる外部情報データ、及び、受信データをそれぞれ格納する各メモリを、それぞれリングバッファ構成とすることで実現する。例文帳に追加

This invention solves the task by adopting a ring buffer configuration for memories, that respectively store state metric data by the number of trellis states calculated by an ACS(add-compare-select) unit in existence in the inside of a decoder, external information data obtained from each decoder and received data. - 特許庁

アンドゲート付きローカルバッファアンプ１１−１乃至１１−３は、各制御信号発生回路４ａ，５ａ，６ａ内に設けられ、伝送された内部クロック信号と各活性信号との論理積演算を行いかつ緩衝増幅して出力する。例文帳に追加

Local buffer amplifiers 11-1 to 11-3 with AND gate are provided in each control signal generating circuit 4a, 5a, 6a, logical product operation of a transmitted internal clock signal and each activation signal is performed, buffer-amplification is performed, and the signal is outputted. - 特許庁

ＤＥＣＵ４１内部のＬ−ＤＭＡコントローラ４１３は、その個別の転送先アドレスをＤＭＡ転送の転送先アドレスに設定して、ラインバッファ２８１に格納されている展開後の記録データを１ワードずつローカルメモリ２９へＤＭＡ転送する。例文帳に追加

An L-DMA controller 413 in a DECU 41 sets each individual forwarding destination address at the DMA forwarding destination address and DMA transfers the developed recording data stored in the line buffer 281, word by word, to the local memory 29. - 特許庁

マイクロコンピュータを構成するＣＰＵは、要求される動作条件に応じて、インバータ９Ｐ，９Ｎの内部構成であり、出力バッファ４の信号レベル変化が比較的緩慢となるように駆動する第１駆動手段と、前記信号レベル変化が比較的急峻となるように駆動する第２駆動手段との何れか一方を選択して、ＣＭＯＳで構成される出力バッファ４のＦＥＴ４Ｐ，４Ｎを駆動するように制御する。例文帳に追加

In the device, a CPU composing a microcomputer controls to drive FET4P and 4N of an output buffer 4 composed with a CMOS with selecting either a first drive means, which is an inner configuration of inverters 9P and 9N, to drive to attain relative slow changes of signal levels of the buffer 4 or a second drive means to drive to attain relative fast changes of the levels. - 特許庁

制御クロック信号発生回路１ａ乃至１ｌは、複数の外部クロック信号をそれぞれ各入力バッファアンプにより内部信号レベルを有する複数の内部クロック信号に変換した後、変換された複数の内部クロック信号に基づいて半導体記憶装置の動作を制御する制御クロック信号を発生する。例文帳に追加

After control clock signal generating circuits 1a to 1l convert plural external clock signals to plural internal clock signals having an internal signal level by each input buffer amplifier, and generate control clock signals controlling operation of a semiconductor memory based on converted plural internal clock signals. - 特許庁

本発明よる半導体メモリ装置は、外部チップ選択信号が非活性状態から活性状態に遷移する時に内部チップ選択バッファからの内部チップ選択信号が活性化されることに応答して一連のパルス信号を発生するので、従来に比べてチップ選択出力時間ｔｃｏが短縮される。例文帳に追加

In this semiconductor memory, a series of pulse signals is generated responding to that an internal chip selection signal from an internal chip selection buffer is activated when an external chip selection signal transitions from an inactive state to an active state, and hence a chip selection output time tco is made shorter than a conventional output time. - 特許庁

破壊読み出し型のメモリセルが集積されたメモリセルアレイを含むメモリアレイ２と、外部アドレス信号に対応した内部アドレス信号を出力するアドレスバッファ３と、内部アドレス信号をデコードし、デコード結果に基づいてメモリセル選択信号を出力するアドレスデコーダ４と、コントローラ５とを具備する。例文帳に追加

A memory array 2 including a memory cell array in which destructive read type memory cells are integrated, an address buffer 3 outputting an internal address signal corresponding to an external address signal, an address decoder 4 outputting a memory cell selection signal based on the result of decoding and a controller 5 are provided. - 特許庁

この際更新回路40は、復号回路30で生成された隠蔽音声が本来の音声から大きくずれていないと見なして、この隠蔽音声を用いて更新バッファ回路38の前記内部信号を更新することより、符号化装置側と復号装置側の間で隠蔽処理によって生じる内部信号の不一致の程度を低減し、隠蔽処理した後のパケットの復号における音質劣化を低減する。例文帳に追加

Thus, the degree of noncoincidence in the internal signals generated by a concealment processing in an encoder and a decoder is reduced, so that deterioration in sound quality is reduced in decoding the packet after the concealment processing. - 特許庁

その結果、ＣＰＵ７のアクセス先が内部メモリ１以外の例えばシステムバス制御回路９であることが検出されたとき、バッファ制御回路４はＢｕｆｆｅｒ８を無効にし、バス調停回路３は、ＤＭＡＣ６による内部メモリ１へのアクセスとＣＰＵ７のバスアクセスが同時に実行されるように制御する。例文帳に追加

As a result, when it is detected that the destination of access by the CPU 7 is, for example a system bus control circuit 9 other than the inside memory 1, a buffer control circuit 4 invalidates a buffer 8, and a bus arbitrating circuit 3 controls the access to the inside memory 1 by the DMAC 6 and the bus access by the CPU 7 to be executed simultaneously. - 特許庁

コラムデコーダ１０８を含む内部周辺回路の動作時に、クロック発生回路１１３からＶＤＣＥ信号が出力され、周辺用ＶＤＣ回路１１７に入力されると、ｉｎｔ．Ｖｃｃの供給能力が向上し、入力手段１２０，出力バッファ１１２，センスアンプ１０９を除くコラムデコーダ１０８を含む内部周辺回路にｉｎｔ．Ｖｃｃを供給する。例文帳に追加

When internal peripheral circuits including a column decoder 108 are operated, a VDCE signal is outputted from a clock generating circuit 113, when it is inputted to a VDC circuit 117 for periphery, supply capability of int.Vcc is improved, int.Vcc is supplied to the internal peripheral circuits including the column decoder 108 and excluding an input means 120, an output buffer 112, and a sense amplifier 109. - 特許庁

これに対応して、低消費電力モードでは、参照電圧発生回路１１０，１２０，１３０，１６０、バッファ１１２，１２２，１３２、内部電源電圧発生回路１１６，１２６および電圧昇圧回路１３６への動作電流の供給は停止されるので、内部電源回路１００自体の消費電力を削減できる。例文帳に追加

In correspondence with that, the supply of an operation current for reference voltage generating circuits 110, 120, 130, 160, buffers 112, 122, 132, internal power source voltage generating circuits 116, 126, and a voltage-boosting circuit 136 is stopped in a low-power consumption mode, so that power consumption of the internal power source circuit 100 itself can be reduced. - 特許庁

位相が内部クロック信号Ｔｕより進んだ内部クロック信号ａＴｕは、ディレイモニタＤＬＭを構成する出力バッファ回路１２ａ〜１２ｄを介して第１の遅延線ＤＬ１に供給されるとともに、第１、第２の遅延線ＤＬ１、ＤＬ２を制御する図示せぬ制御部に供給される。例文帳に追加

An internal clock signal aTu whose phase is faster than that of an internal clock signal Tu is supplied to a 1st delay line DL1 through output buffer circuits 12a to 12d constituting a delay monitor DLM and also supplied to a controlling part which controls the 1st and 2nd delay lines DL1 and DL2 and is not shown in the diagram. - 特許庁

非活性制御信号が活性／非活性制御用パッド３０に入力されると、トランジスタ６１のソース電極とドレイン電極とが導通して、データ入力出力制御用パッド７から入力される信号が、入力バッファ回路６０よりも内部にある内部回路４４に入力されないようになる。例文帳に追加

When the non-activation control signal is inputted to the pad 30 for activation/ deactivation control, the source electrode and the drain electrode of a transistor 61 are made conductive, a signal inputted from the pad 7 for data input/output control is not inputted to an internal circuit 44 arranged at more inner part than an input buffer circuit 60. - 特許庁

フレームバッファ転送に基づく遠隔操作によって非公開内部サブネット１２内の計算機１４から公開サブネット１１内の計算機１３を操作することにより、非公開内部サブネット１２内の計算機１４は公開サブネット１１内の計算機１３を通じて外部ネットワークを自由にアクセスする事ができる。例文帳に追加

In a computer network system, a computer 14 in a private internal subnet 12 ca freely perform access to an external network through a computer 13 in an opened subnet 11, by operating the computer 13 in the opened subnet 11 from the computer 14 in the private internal subnet 12 by making a remote control based on frame buffer transfer. - 特許庁

ＬＳＩ設計支援システムであって、ＬＳＩの内部回路と外部回路とを接続するためのインタフェース情報２を記憶する第１の記憶手段と、各種バッファの仕様が設定されたライブラリ情報３を記憶する第２の記憶手段と、インタフェース情報２とライブラリ情報３とを用いてＬＳＩ内部インタフェース部分の設計情報を生成する生成手段と、を有する。例文帳に追加

An LSI design support system includes a first storage means for storing interface information 2 for connecting an internal circuit and an external circuit of an LSI, a second storage means for storing library information 3 having specifications of various buffers set thereto, and a generation means for generating design information of the LSI internal interface part by using the interface information 2 and the library information 3. - 特許庁

本発明の半導体記憶装置のクロック信号発生回路１００は、外部クロック信号を受けて内部基準信号を発生するＣＬＫバッファ１１０と、外部クロックイネーブル信号を受けて、内部クロックイネーブル信号を発生する内部クロックイネーブル信号発生回路１３０と、内部基準信号と内部クロックイネーブル信号とに応じて、内部クロック信号を発生する内部クロック信号発生回路１５０とを含む。例文帳に追加

A clock signal generating circuit 100 of a semiconductor memory comprises a CLK buffer 110 receiving an external clock signal and generating an internal reference signal, an internal clock enable-signal generating circuit 130 receiving an external clock enable-signal and generating an internal clock enable-signal, and an internal clock signal generating circuit 150 generating an internal clock signal in accordance with the internal reference signal and the internal clock enable-signal. - 特許庁

「状態の変化」とは、以下のいずれかの場合である:(1) ファイルディスクリプタから取得できる文字が増えた場合、(2) ファイルディスクリプタに書き込むためのカーネルの内部バッファ内に使用できる空間ができた場合、(3) ファイルディスクリプタがエラーになった場合(ソケットやパイプの場合は、これは接続の他端がクローズされた場合)。例文帳に追加

A "change of status" is when more characters become available from the file descriptor, or when space becomes available within the kernel's internal buffers for more to be written to the file descriptor, or when a file descriptor goes into error (in the case of a socket or pipe this is when the other end of the connection is closed).  - JM

クロックバッファ２は、相補なクロック信号ＣＬＫ，／ＣＬＫを比較し通常動作で用いる内部クロック信号を出力する比較回路２２と、基準電位Ｖｒｅｆとクロック信号ＣＬＫとを比較する比較回路２４と、参照電位Ｖｒｅｆとクロック信号／ＣＬＫとを比較する比較回路２６とを含む。例文帳に追加

A clock buffer 2 comprises a comparing circuit 22 comparing complementary clock signals CLK, /CLK with each other and outputting an internal clock signal used for normal operation, a comparing circuit 24 comparing a reference potential Vref with the clock signal CLK, and a comparing circuit 26 comparing a reference potential Vref with the clock signal /CLK. - 特許庁

メモリモジュール２０としてＥＣＣ機能付のアンバッファタイプのものを採用した場合には内部Ｃ／Ａバス構造６０をシングルＴ−ブランチトポロジとし、チップセット１０の出力インピーダンスを実質的に一定とし、Ｃ／ＡＡバス３０にＣ／Ａ信号の高周波数成分をカットするための容量７０を付加した。例文帳に追加

When an unbuffered type one with ECC function is adapted as a memory module 20, an internal C/A bus structure 50 is set to signal T- branch topology, the output impedance of a chip set 10 is set substantially constant, and a capacity 70 for cutting the high frequency component of a C/A signal is added to a C/AA bus 30. - 特許庁

このとき，切替器１２は，切替え前の配信対象映像のフレームの終了点と，切替え後の配信対象映像のフレームの開始点とを検出し，映像切替え前の映像信号と映像切替え後の映像信号との間にあらかじめ内部に保存された保存映像信号を挿入し，出力バッファ１３に受け渡す。例文帳に追加

In this case, the switching device 12 detects the end point frame of the video image to be distributed before switching and the start point frame of the video image to be distributed after switching, interposes a stored video signal previously stored in its inside between a video signal before video switching and a video signal after video switching, and delivers it to the output buffer 13. - 特許庁

格納対象となるXMLデータの構造を表しRDBとの対応関係を持ちXMLデータの繰り返し部分の数に関し一組分だけのバッファを持つ内部データを順番にたどると同時にXMLデータを読みながらRDBに対してデータ追加操作を行うSQL文を発行することにより、XMLデータをRDBへ格納する。例文帳に追加

The XML data is stored in the RDB by tracing the internal data having a structure of the XML data as a storage object, having the correspondence with the RDB, and having the buffer for only one set with respect to the number of repeated parts of the XML data, and simultaneously issuing an SQL sentence performing the data adding operation to the RDB while reading the XML data. - 特許庁

そして、入出力回路１０の端子１に入力されたデータが入力バッファ１３および入出力回路２０のゲートコントロール部２２のセレクタ２２２から出力回路２２３を介して端子２から出力されるので、プログラム処理による内部バスＢを介することなく入出力回路１０，２０のテストが可能になる。例文帳に追加

Since data inputted into the terminal 1 of the input/output circuit 10 is outputted from the terminal 2 via an output circuit 223 from an input buffer 13 and a gate control part 22 of an input/output circuit 20, the input/output circuits 10 and 20 can be tested through program processing without going through the internal bus B. - 特許庁

ＶＯＤのような連続的なデータを複数の視聴者へ同時配信するときにシリンダストレージ内部にある動画像などの連続したデータに対して任意のタイミング、任意の位置にランダムアクセス可能であり、シリンダストレージ外部にバッファを必要とせず、シリンダストレージ内のアドレス管理を容易とする。例文帳に追加

To allow random access in arbitrary timing and at an arbitrary position to continuous data such as animation existing inside a cylinder storage when continuous data such as VOD are distributed simultaneously to a plurality of viewers, and to facilitate address control in the cylinder storage without requiring a buffer in the outside of the cylinder storage. - 特許庁

近年の高集積化、高速化が要求される半導体集積回路においても、入出力回路における複数の出力バッファ回路が同時に動作することにより発生する同時動作スイッチングノイズに起因する内部回路の誤動作を効果的に防止することが可能な半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit which meets the current needs for high integration and high speed of the circuit and which can effectively prevent a malfunction of an internal circuit caused by simultaneous operation switching noise that occurs when a plurality of output buffer circuits in an input-output circuit simultaneously operate. - 特許庁

本発明に係る半導体製造装置は、被処理基板が搬入され、蓋３１と本体３２とを有するロードロック室４０と、ロードロック室３０から被処理基板が搬送され、該被処理基板に処理を行う反応室４０と、ロードロック室３０と反応室４０を繋ぎ、搬送中の被処理基板が内部を通るバッファー室１とを具備する。例文帳に追加

The semiconductor manufacturing device includes a load lock chamber 40 having a lid 31 and a body 32 into which a substrate to be processed is carried, a reaction chamber 40 to which the substrate is carried from the load lock chamber 30 for processing the substrate, and a buffer chamber 1 for connecting the load lock chamber 30 with the reaction chamber 40 permitting the substrate being carried to pass through inside. - 特許庁

ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期転送モード）ネットワークで発生するＣＤＶ（Ｃｅｌｌ Ｄｅｌａｙ Ｖａｒｉａｔｉｏｎ：セル遅延揺らぎ）値を常時モニタし、ＣＤＶ吸収用バッファ内部に蓄積するセルの量を、発生するＣＤＶ値によりダイナミックに変動させて制御するＣＤＶ制御方式を提供する。例文帳に追加

To obtain a CDV control system to constantly monitor a CDV(Cell Delay variation) value to be generated in an ATM(Asynchronous Transfermode) network and to control the quantity of cells to be stored inside a buffer for absorbing CDV by dynamically fluctuating it by the CDV value to be generated. - 特許庁

ＤＭＡ転送先であるローカルメモリ２９のビットマップエリアにおいて、１ラインのデータが縦方向に配置されて格納されるように、ＤＥＣＵ４１内部の展開処理コントローラ４１２にて、ラインバッファ２８１に格納されている展開後の記録データに１ワード毎に、転送先アドレスを個別に設定する。例文帳に追加

A development controller 412 in a DECU 41 sets the forwarding address individually to each word of developed recording data stored in a line buffer 281 so that a line of data is stored while being arranged in the longitudinal direction in the bit map area of a local memory 29, i.e. a DMA forwarding destination. - 特許庁

センスアンプ部１０６は、ページバッファ装置１０５から第１の複数ビットデータ又は当該第１の複数ビットデータの２倍の第２のビット数を有する複数の第２の複数ビットデータを前記第２のビット数ごと外部制御信号の２倍の周期を有する内部制御信号に応じて読み出して保持データとして一時的に保持する。例文帳に追加

A sense amplifier part 106 reads a first plurality of bit data or a second plurality of bit data having second bit numbers being twice of the first plurality of bit data from a page buffer device 105 in accordance with an internal control signal having a period being twice of an external control signal for each second bit number and holds temporarily them as holding data. - 特許庁

半導体の出力の各ビット毎に遅延回路を挿入して出力データの反転のタイミングを個々にずらし、出力ＩＯバッファで瞬間的に流れる過渡電流のピークタイミングをずらすことにより、半導体内部の電源電圧およびＧＮＤ電圧の急変によるノイズを低減させるように構成する。例文帳に追加

The noise reduction circuit is configured such that a delay circuit is inserted to each bit of each semiconductor to individually shift an inversion timing of output data so as to deviate a peak timing of the transient current momentarily flowing through the output IO buffer thereby reducing a noise due to a sudden change in a power supply voltage and a GND voltage in the inside of each semiconductor. - 特許庁

バッファ回路Ｑ１１，Ｑ１３は、第１の電源ＶＳＳと出力端子ＯＵＴに各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子ＩＮに接続された第１のトランジスタＱ１１を含む半導体集積回路内の信号を半導体集積回路外に力端子ＯＵＴを介して出力する。例文帳に追加

Buffer circuits Q11, Q13 output signals in a semiconductor integrated circuit including a 1st transistor Q11 of which the source and drain are connected to a 1st power supply VSS and an output terminal OUT, respectively, and the gate is connected to an input terminal IN for an internal signal of a semiconductor to the outside of the semiconductor integrated circuit through the output terminal OUT. - 特許庁

このトライステートバッファ１２０の駆動能力は、ＱＴ端子から出力されるスキャンテスト用データが次段のスキャンテスト用フリップフロップ回路のスキャンテスト用データ入力端子ＤＴに伝播されて所期通り良好に内部に取り込まれ、保持されるような伝播遅延時間となるような駆動能力に設定される。例文帳に追加

The drive ability of the tristate buffer 120 is set so as to provide a propagation delay time such that the scan test data outputted from the QT terminal is propagated to the scan test data input terminal DT of a scan test flip-flop circuit of the next stage and satisfactorily fetched and held therein as desired. - 特許庁

そして、コントローラ５は、外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、アドレスバッファ３を待機状態にしておく待機処理、並びに内部アドレス信号の出力からメモリセル選択信号が無効状態から有効状態になるまでのデコード処理を並列に実行させる。例文帳に追加

The controller 5 executes standby processing for keeping the address buffer 3 in a standby state till skew time passes after the transition of the external address signal is detected and also executes decoding processing while the memory cell selection signal changes from an invalid state to a valid state from the output of the internal address signal, in parallel. - 特許庁

本発明による入力バッファは、半導体集積回路の外部からの入力信号を反転して半導体集積回路の内部に出力する出力インバータ回路２と、出力インバータ回路２の反転動作よりも早く入力信号の電圧Ｖ１の固定動作を開始する固定回路とを具備する。例文帳に追加

An input buffer includes an output inverter circuit 2 for inverting an input signal from the exterior of a semiconductor integrated circuit and outputting it into the semiconductor integrated circuit, and a fixing circuit for starting fixing a voltage V1 of the input signal earlier than the inverting of the inverter circuit 2. - 特許庁