「array test」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A nonvolatile memory for a test method is provided with a memory array having memory cells and a redundant memory array having redundant memory cells.例文帳に追加

テスト方法の対象になる不揮発性メモリは、メモリセルを有するメモリアレイと、冗長メモリセルを有する冗長メモリアレイとを備えている。 - 特許庁

A switching device is turned on when performing normal read of data of the memory array, and the switching device is turned off when performing test read of the data of the memory array.例文帳に追加

メモリアレイのデータの通常読み出し時にはスイッチ素子をオンし、メモリアレイのデータのテスト読み出し時にはスイッチ素子をオフする。 - 特許庁

More concretely, a ring oscillator is formed on the memory cell array, including the test cells arranged at least at the four corners of the memory cell array.例文帳に追加

具体的には、メモリセルアレイ上で、少なくともメモリセルアレイの４隅に配置されたテスト用のセルを含むリングオシレータを形成する。 - 特許庁

To provide a flexible array probe suitable for use in a nondistructive test and for inspection for a test piece having various sectional shapes.例文帳に追加

様々な断面形状を有するテスト片の非破壊のテスト及び検査における使用に適する可撓性のアレイプローブを提供する。 - 特許庁

To enable verification of the operation state of each pixel in a pixel array part and to simplify a device test to shorten the test time.例文帳に追加

ピクセルアレイ部の各ピクセル（画素）の動作状態の検証を可能にするとともに、デバイステストを簡略化してテスト時間の短縮する。 - 特許庁

To easily test a switching control circuit of a capacitor array in a temperature compensation circuit for a crystal oscillator.例文帳に追加

水晶振動子の温度補償回路のコンデンサアレイをスイッチング制御回路のテストを容易にする。 - 特許庁

TEST-WRITE-IN METHOD FOR CELL ARRAY OF SEMICONDUCTOR MEMORY, AND CIRCUIT PERFORMING THE METHOD例文帳に追加

半導体メモリーのセルアレイへの試験的書き込み方法およびその方法を実行する回路 - 特許庁

A test writing control circuit 12 operates in a test mode and in each regular cell array CA 1-4, writes test data in a regular memory cell at a position corresponding to the position of the parity memory cell where test parity data are written.例文帳に追加

試験書き込み制御回路１２は、試験モード中に動作し、各レギュラーセルアレイＣＡ１−４において、試験データを、試験パリティデータが書き込まれるパリティメモリセルの位置に対応する位置のレギュラーメモリセルに書き込む。 - 特許庁

A plurality of sets of the naturally promoted weathering test devices are defined within the array and the test piece is exposed to the solar radiation with different intensity.例文帳に追加

自然促進耐候性試験装置の複数のセットが配列内で定義されまた試験片は異なる太陽熱放射強度に暴露される。 - 特許庁

A surface comprising at least 20 substantially identical test regions, wherein each of the test regions comprises an array of generic anchor molecules is provided.例文帳に追加

少なくとも20の実質的に同一の試験領域を含む表面であり、各試験領域には包括的アンカー分子のアレイが含まれる。 - 特許庁

To reduce man-hours concerning a circuit for testing a gate array provided in a one-chip ASIC microcomputer and automatically convert test vectors for the gate array to test vectors for a semiconductor integrated circuit device.例文帳に追加

ゲート・アレイ部を備えたワンチップＡＳＩＣマイコンにおいて、ゲート・アレイ部の試験のための回路についての工数を削減し、ゲート・アレイ部のテストベクタを半導体集積回路装置のテストベクタに自動で変換する。 - 特許庁

To provide a test device for lens array capable of testing a lens array having an eccentric lens in which the optical axis position deviates from the geometrical center of lens.例文帳に追加

光軸位置がレンズの幾何学的な中心からずれている偏心レンズを有するレンズアレイの検査を行うことが可能なレンズアレイの検査装置の提供。 - 特許庁

Thus, a test of the partial array self refresh function can be performed without actually entering a self refresh mode.例文帳に追加

これにより、実際にセルフリフレッシュモードにエントリすることなくパーシャルアレイセルフリフレッシュ機能のテストが行える。 - 特許庁

To perform the data read test of a disk array device without an influence upon the I/O operation of a host computer.例文帳に追加

ホストコンピュータのＩ／Ｏ動作に影響を及ぼすことなくディスクアレイ装置のデータ読み出しテストを行う。 - 特許庁

The coverage matrix table 22 consists of a plurality of array elements corresponding to the combination of the plurality of test inputs.例文帳に追加

カバレージマトリクステーブル２２は、複数のテスト入力の組合せに対応する複数の配列要素からなる。 - 特許庁

To provide a test method of FPGA(field programmable gate array) using a NVM(non-volatile memory) for a programmable mutual connection body.例文帳に追加

プログラマブルな相互接続体のためのＮＶＭメモリセルを使用するＦＰＧＡのテスト方法を提供。 - 特許庁

On a TFT array substrate 10 of a liquid crystal device, an N-channel TFT test pattern 130 and a P-channel TFT test pattern 140 are formed.例文帳に追加

液晶装置のＴＦＴアレイ基板１０上に、ＮチャネルＴＦＴテストパターン１３０とＰチャネルＴＦＴテストパターン１４０とが形成されている。 - 特許庁

Statistical IDDQ for each test vector is calculated, and first array data including as elements an identifier of the test vector and the statistical IDDQ is created (S104).例文帳に追加

テストベクタごとの統計的なＩＤＤＱを算出し、テストベクタの識別子と統計的なＩＤＤＱを要素とする第１配列データを生成する（Ｓ１０４）。 - 特許庁

In this address converting circuit 23, a memory array is divided into a test program region 32 and a memory region 31 to be tested in accordance with the control signal for test.例文帳に追加

このアドレス変換回路２３は、テスト用制御信号に応じて、メモリアレイがテストプログラム領域３２とテスト対象メモリ領域３１とに分割される。 - 特許庁

This device includes an array of naturally promoted weathering test devices used for collecting light and heat of solar radiation to a test piece formed of a material.例文帳に追加

材料から形成された試験片に太陽熱放射を集光集熱するのに使用されるタイプの自然促進耐候性試験装置の配列を含む。 - 特許庁

The test module has a register for holding a register value supplied from the control device by performing the test program by the control device, and the gate array for changing the hardware logic by the register value held by the register, and supplying the test data corresponding to the test sequence realized by the test program to the device under test.例文帳に追加

テストモジュールは、制御装置が試験プログラムを実行することによって制御装置から供給されたレジスタ値を保持するレジスタと、レジスタが保持するレジスタ値によりハードウェア論理を変更し、試験プログラムにより実現される試験シーケンスに応じた試験データを被試験デバイスに供給するゲートアレイとを有する。 - 特許庁

At least 2 of the plurality of test regions, in a preferred embodiment at least 20 of the test regions, are substantially identical, wherein each of the test regions includes an array of general anchor molecules.例文帳に追加

その試験領域複数の中で少なくとも２個、好適な態様では少なくとも２０個が実質的に同等であり、その試験領域は各々一般的なアンカー分子のアレイを有する。 - 特許庁

To test reliability for a gate array using many transistors as much as possible, pursuant to a method close to an LSI operation.例文帳に追加

ＬＳＩ動作に近い方法で、できるだけ多くのトランジスタを使用してゲートアレイの信頼性を試験する。 - 特許庁

For example, when a surplus address is inputted to a memory cell array 11, it is detected by a decoder 22 for test.例文帳に追加

たとえば、メモリセルアレイ１１の余剰なアドレスが入力されると、それをテスト用デコーダ２２で検出する。 - 特許庁

Thus, according to this memory test circuit, the real array section and the redundancy section can be tested separately.例文帳に追加

このように、本発明のメモリテスト回路によれば、実アレイ部と冗長部とを区別してテストを行うことができる。 - 特許庁

A focal plane array manufacturing process and its photoelectric uniformity are verified, and a dark current uniformity test is performed.例文帳に追加

焦平面アレー製造工程とその光電均一度の検証を行い、暗電流均一度テストを行う。 - 特許庁

AUXILIARY PRINTED WIRING BOARD FOR AREA ARRAY PACKAGE IC, IC TEST METHOD, AND REPAIRING METHOD OF PRINTED WIRING BOARD例文帳に追加

エリアアレイパッケージＩＣ用の補助プリント配線板、ＩＣのテスト方法およびプリント配線板の修復方法 - 特許庁

TEST CONTACT SYSTEM FOR TESTING INTEGRATED CIRCUIT WITH PACKAGE HAVING ARRAY OF SIGNAL AND POWER CONTACT例文帳に追加

信号および電力接点のアレイを有するパッケージを備えた集積回路を試験するための試験接点システム - 特許庁

In one embodiment of this invention, the nonvolatile semiconductor storage device includes a plurality of memory blocks connecting a plurality of memory cells thereto, and is equipped with the memory cell array for storing the test data in a predetermined memory block and an operation testing section for executing the operation test of the memory cell array by using the test data.例文帳に追加

本発明の一実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを接続したメモリブロックを複数含み、所定のメモリブロック内にテストデータを記憶するメモリセルアレイと、前記テストデータを用いて前記メモリセルアレイの動作テストを実行する動作テスト部と、を備える。 - 特許庁

Next, nondefective/defective is discriminated for the memory array and the redundant memory array based on the characteristic result of the characteristic test process in a discrimination process S50.例文帳に追加

次に、判定工程Ｓ５０において、特性テスト工程の特性テスト結果に基づき、メモリアレイ及び冗長メモリアレイに対してそれぞれ良品／不良品の判定を行う。 - 特許庁

To provide a novel nonvolatile memory array structure capable of facilitating a test process of the nonvolatile memory array by forming an open circuit between an abnormally functioning bit line and a sense amplifier.例文帳に追加

機能異常のビット線とセンス増幅器の間を開路にして、不揮発性メモリアレイのテスト工程を簡便化し得る新規の不揮発性メモリアレイ構造を提供する。 - 特許庁

To provide a thin film transistor array substrate having a pad for test for inspecting an electric property of a thin film transistor, and also to provide a display using the thin film transistor array substrate.例文帳に追加

本発明は、薄膜トランジスタの電気的な特性を検査するためのテスト用パッドを有する薄膜トランジスタアレイ基板とこれを用いた表示装置を提供する。 - 特許庁

As data read out from the real cell array and the parity cell array are compared simultaneously with the expected value, a test time can be shortened and a manufacturing cost of a semiconductor memory can be reduced.例文帳に追加

リアルセルアレイおよびパリティセルアレイから読み出されるデータが同時に期待値と比較されるため、試験時間を短縮でき、半導体メモリの製造コストを削減できる。 - 特許庁

Overlapping subsets of sensor elements in the array probe are dynamically connected in series and sequentially scanned to simulate a mechanical motion of a conventional array probe along a test surface.例文帳に追加

アレイプローブ内のセンサ要素の重複部分集合を動的に直列に接続し、順次走査し、検査面に沿う従来のアレイプローブの機械的な動きをシミュレートする。 - 特許庁

To prevent informaiton about a test piece from disagreeing with detection information in a gene expression analysis which uses the test piece on which an object to be detected is plotted in an array shape.例文帳に追加

アレイ状に検出体がプロットされた試験片を用いる遺伝子発現解析において、試験片に関する情報と検出情報との不一致を防止する。 - 特許庁

This memory is provided with monitor terminals for test 1, 2, 3, 4 connecting directly output signals of a plurality of sense amplifiers 7 performing read operation of each memory array 8 to a test circuit 16.例文帳に追加

各メモリアレー８の読み出し動作を行う複数のセンスアンプ７の出力信号を直接検査回路１６へ接続する検査用モニター端子１、２、３、４を設ける。 - 特許庁

A test artifact 16 is displaced within an object plane 44 through increments of measured distances and the corresponding displacements of the test artifact 16 within an image plane are recorded within the pixel array.例文帳に追加

対物面上においてテスト・アーチファクトを一定距離ずつ漸進的に変位させ、対応するテスト・アーチファクトの映像面における変位をピクセル・アレイに記録する。 - 特許庁

When a sub-test in the test flow is executed, a map 800 of linked data nodes 802-814 is indexed by using a key 500a formed from (1) a numerical value identifier of the sub-test and (2) the array of the context values.例文帳に追加

テストフロー内のサブテストを実行すると、リンクされたデータノード８０２〜８１４のマップ８００は、（１）サブテストの数値識別子と（２）コンテキスト値のアレイとから形成されたキー５００ａを使用して索引を付けられる（１０４）。 - 特許庁

To provide an array substrate capable of optimizing test conditions of a self-test functional circuit, (BISAT)(built in self array test), for every substrate by disposing a dummy pixel area in the vicinity of a display area and arranging a defective dummy pixel therein in order to avoid the erroneous determination or the increase of a measurement time required for test in the substrate created according to an NMOS process.例文帳に追加

NMOSプロセスで作成された基板の場合、誤判定または検査に要する測定時間の増大を回避するために、表示領域近傍にダミー画素領域を設けその中に不良ダミー画素を配置することにより、基板毎に自己検査機能回路（BISAT）の検査条件の最適化をし得るアレイ基板の提供を目的とする。 - 特許庁

To provide a ball grid array semiconductor package capable of improving drop test reliability and board level TC (temperature cycle) reliability.例文帳に追加

落下試験信頼性およびボードレベルＴＣ信頼性を改善できるボールグリッドアレイ半導体パッケージを提供する。 - 特許庁

To provide a semiconductor memory device wherein the worst data pattern of a memory cell array can be written even in a contracted/parallel test.例文帳に追加

縮約・パラレルテストにおいてもメモリセルアレイのワーストデータパターンを書き込むことができる半導体記憶装置を提供する。 - 特許庁

To provide a pixel array and a driving method of the same using a simple test program, and to provide a display panel.例文帳に追加

テストのプログラムが簡単である画素アレイ及びその駆動方法、並びに表示パネルを提供することを目的とする。 - 特許庁

An associative memory cell array CAM- ARY and a test block TB are provided corresponding to each of sub memory cell arrays 100.0-100.3.例文帳に追加

各サブメモリセルアレイ１００．０〜１００．３に対応して、連想メモリセルアレイＣＡＭ＿ＡＲＹとテストブロックＴＢが設けられる。 - 特許庁

Thus, a stress test can be performed with a smaller area than when separating the precharge voltage VBLPL into two lines for each sub-array SARY.例文帳に追加

サブアレイＳＡＲＹ毎にプリチャージ電圧ＶＢＬＰＬを２系統に分離するよりも少ない面積で実現できる。 - 特許庁

The plurality of unit array wiring lines 21 and 22 are each connected to one of a plurality of devices under test 11 and 12.例文帳に追加

複数の単位アレイ配線２１，２２には、それぞれ、複数の被測定素子１１，１２のいずれか一つを接続する。 - 特許庁