「bit-synchronization」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To provide a data transmission system that adopts a transmission method where word stream data formed through addition of word synchronous data and 8B/10B conversion on the basis of data to be transmitted are transmitted as serial data and can transmit multiplexed digital video signals in which bit synchronization is taken but no horizontal and vertical synchronization is taken.例文帳に追加

伝送されるべきデータに基づいてワード同期データ付加及び８Ｂ／１０Ｂ変換を経て形成されたワード列データが、シリアルデータとされて送出される伝送方式をもって、ビット同期はとられているが、水平同期及び垂直同期がとられていない複数のディジタル映像信号を多重伝送できるものとする。 - 特許庁

A reception control part 23 determines the number of data bits by which a bit synchronization pattern arranged at the head of data demodulated by a demodulation control part 24 matches to a synchronization pattern which itself holds, and when the matched data is less than the prescribed number of bits, outputs a reset signal to a radio demodulation part 22.例文帳に追加

受信制御部２３は、復調制御部２４によって復調されたデータの冒頭に配置されているビット同期パターンと自身が保持している同期パターンとが一致するデータビット数を判定し、その一致データが所定ビット数未満であった場合はリセット信号を無線復調部２２に出力する。 - 特許庁

A control part 40 makes both reference signal generation parts 22 and 30 update initially set N-bit data until synchronization is established, and an operation processing part 45 performs an error operation to the entire data of the payload part with the compared results of both comparison parts 27 and 36 after the synchronization is established as valid error determination results.例文帳に追加

制御部４０は同期確定するまで両参照信号発生部２２、３０に初期設定されるＮビットデータを更新させ、演算処理部４５は、同期確定後の両比較部２７、３６の比較結果を有効な誤り判定結果として、ペイロード部の全データに対する誤り演算を行う。 - 特許庁

In the method for transmitting a data coded in a special bit coding scheme that uses a PWM signal by using the serial transmission interface, a start-stop synchronization type byte coding corresponding to the PWM signal is used for a transmission.例文帳に追加

シリアル伝送インターフェースを使用してＰＷＭ信号を使用した特殊ビットコーディングによるデータ通信を送信する方法であって、ＰＷＭ信号に対応した調歩同期式バイトコーディングで送信する。 - 特許庁

The data transfer device 1 is provided with the data transmitter 10 and the data receiver 20 and transfers 2-bit data D11 and D12 from the data transmitter 10 to the data receiver 20 in synchronization with a transfer clock CLK.例文帳に追加

データ転送装置１は、データ送信装置１０とデータ受信装置２０とを備え、２ビットのデータＤ１１，Ｄ１２を、転送クロックＣＬＫに同期してデータ送信装置１０からデータ受信装置２０に転送する。 - 特許庁

Adding prescribed stuff bytes to a packet frame having a header and a payload can maintain the frame period and establish bit synchronization and data are transmitted by multiplexing bytes to a higher-order group hierarchy through byte interleaving.例文帳に追加

ヘッダとペイロードとを有するパケット・フレームに、所定のスタッフ・バイトを付加することにより、フレーム周期の維持およびビット同期を確立し、バイト・インターリーブにより高次群ハイアラーキにバイト多重してデータを伝送する。 - 特許庁

The digital signal string is composed of a plurality of continuous frames, and each frame is provided with information data, a preamble preceding to the information data for establishing the synchronization of the data, and a guard bit following the data and the change of the selection signal and the selection of the antenna are performed whenever the guard bit is received.例文帳に追加

デジタル信号列は、連続する複数のフレームからなり、各フレームは、情報データと、この情報データの同期を確立するために情報データに先行したプリアンブルと、情報データに後続するガードビットとを、具備し、選択信号の変更及びアンテナ選択が、ガードビットの受信ごとに行われる。 - 特許庁

The present invention corrects an error of an electrical signal after conversion of a received optical signal into an electrical signal, counts sequences of synchronous words with a bit error in excess of an allowance among electrical signals with error corrections after frame synchronization is established and, when the count reaches a prescribed number, determines it to be frame out-of-synchronization.例文帳に追加

上記課題を解決するために、本願発明では、受信した光信号を電気信号に変換した後、電気信号のエラー訂正をし、フレーム同期が確立された後は、エラー訂正された電気信号の中から、許容値を超えたビットエラーを有する同期ワードの連続をカウントして規定数に達したときにフレーム同期はずれと判定する。 - 特許庁

After that, if a data input changes, in a circulation type shift register SR-B on a lower stage, data of logic "1" inputted to a certain bit position through a gate circuit GATE starts cyclic shift to the left (negative direction) in synchronization with the clock.例文帳に追加

その後、データ入力に変化があると、下段の循環型シフトレジスタＳＲ−Ｂでは、ゲート回路ＧＡＴＥを介してあるビット位置に入力された論理「１」のデータが、クロックに同期して左方向（負方向）に循環シフト始める。 - 特許庁

Update signal synchronization circuits 22 and 12 generate update signals 54 and 44 for updating pointers 20 and 11 at the reference side by synchronizing update notification signals 47 and 57 for notifying the reference side that the low order bit holding registers have been updated with clocks at the reference side.例文帳に追加

更新信号同期化回路22，12は、下位ビット保持レジスタを更新したことを参照側に通知する更新通知信号47,57を参照側のクロックに同期化して、参照側のポインタ20，11を更新する更新信号54,44を生成する。 - 特許庁

To improve estimate accuracy of a reference phase and a frequency offset in the case that a receiver side (demodulator side) conducts quasi- synchronization detection and to enhance a bit error rate characteristic of a carrier power versus noise power ratio.例文帳に追加

受信機側（復調側）で準同期検波を行う際の基準位相及び周波数オフセット量の推定精度が向上し、かつ搬送波電力対雑音電力比におけるビット誤り率特性を向上させること。 - 特許庁

A receiver 2 of the clock abnormality detection system periodically reads in a signal received from a transmitter 1 by serial communication (start-stop synchronization), and when the bit value read in immediately after a delimiter of each bit differs from that read in immediately before the next delimiter, a clock abnormality detector 23 determines it as clock abnormality, and outputs a warning.例文帳に追加

クロック異常検知システムの受信機２は、送信機１から送信されたシリアル通信（調歩同期）で受信した信号を周期的に読み込み、各ビットの区切りの直後に読み込んだビット値がその次の区切りの直前に読み込んだビット値と異なる場合、クロック異常検知装置２３はクロック異常と判定して警報を出力する。 - 特許庁

The synchronization circuit comprises a redundantly coding part for converting a multi-bit input data, which is synchronized with a first clock, to a redundant code in which the Hamming distance becomes 1; a redundant code synchronizer for synchronizing the redundant code with a second clock; and a decoder for decoding the redundant code synchronized with the second clock into the multi-bit data.例文帳に追加

同期化回路は、第１クロックに同期化された多ビットの入力データを、ハミング距離が１となる冗長符号に変換する冗長符号化部と、前記冗長符号を第２クロックで同期化する冗長符号同期化部と、前記第２クロックで同期化された冗長符号を、前記多ビットのデータに復号する復号化部とを備える。 - 特許庁

A frame encode section 6 encodes bit streams of received data whose frame synchronization is established as data to be transmitted, the encoded data are converted into an object radio wave via a digital modulation section 7 and a radio transmission section 8, and a transmitter side antenna 9 relay- transmits the radio wave.例文帳に追加

フレーム同期が確立された受信データのビット列を送信すべきデータとしてフレームエンコード部６にてエンコードし、デジタル変調部７及び無線送信部８を経て目的の無線電波に変換し、送信側アンテナ９によって中継送信する。 - 特許庁

A PN pattern comparison section 16 and a bit number comparison section 17 compare number of the inserted error bits and number E of the error bits in the signal pattern P1 received by the PN pattern synchronization section 15 to conduct the quality test for a line between the transmitters.例文帳に追加

ＰＮパターン比較部１６及びビット数比較部１７により、その挿入したエラービットの数と、ＰＮパターン１５で受信した信号パターンＰ１におけるエラービットの数Ｅとが比較され、伝送装置間の回線の品質試験が行われる。 - 特許庁

When the high-speed signal is received by the reception processing part 21 and the reception processing part 21 is put in a self-running state, the recovery signal generation part 13 generates a recovery signal of the low-speed bit rate for recovering clock synchronization from the self-running state.例文帳に追加

リカバリ信号生成部１３は、高速信号が受信処理部２１で受信されて、受信処理部２１が自走状態となった場合に、自走状態からクロック同期を回復させるための低速ビットレートのリカバリ信号を生成する。 - 特許庁

To provide a peak detection circuit having a bit selection control means valid for downsizing, low cost and low power consumption in a time synchronization reproduction processing circuit or the like for a digital broadcast receiver to receive an OFDM modulation signal.例文帳に追加

ＯＦＤＭ変調信号を受信するためのディジタル放送受信機の時間同期再生処理回路等において、小型化、低コスト化及び低消費電力化に有効なビット選択制御手段を有するピーク検出回路を提供することである。 - 特許庁

In addition, the control clock signal is delayed for over signal delay time generated by multiplex division processing on the transmitting side and the receiving side and synchronization between each bit constituting the control data signal and a clock pulse of the control clock signal is collateralized.例文帳に追加

また、制御クロック信号を送信側と受信側における多重分割処理によって生じる信号遅延時間以上に遅延させて、制御データ信号を構成する各ビットと制御クロック信号のクロックパルスとの同期を担保する。 - 特許庁

Thus, even when the data rate of the digital signal is not known or variable when manufacturing the circuit, the pre-distortion of a desired order is applied to the digital data signal in full bits or partial bits without the need for a bit rate synchronization clock.例文帳に追加

これによって、回路を製造するときにデジタルデータ信号のデータレートが知られていないか可変であるときにも、ビットレート同期クロック無しで、デジタルデータ信号に対してフルビットまたは部分ビットの所望の次数の予歪みを加えることができる。 - 特許庁

To efficiency enhance a coding by reducing a useless bit pattern so as to attain less calculation amount and less storage amount and to decode a variable length code in a forward direction and also in a reverse direction, even when a synchronization period is set to each prescribed period by using a stuffing code.例文帳に追加

無駄なビットパターンを減らして少ない計算量と記憶量により符号化効率を高め、またスタッフィング符号を用いて同期区間を一定周期毎に設定しても順方向にも逆方向にも可変長符号を復号可能とする。 - 特許庁

When encoding a plurality of motion picture frames in parallel, rate control is performed based on information of the bit amount produced among motion picture frames being encoded to execute parallel encode of the motion picture frames and the rate control in a synchronization point 6-2.例文帳に追加

複数の動画フレームを並列にエンコードを行う際に、エンコードされている動画フレーム中の生成ビット量のフォートバック情報に基づいてレート制御を行い、動画フレームのエンコードと、同期ポイント６−２におけるレート制御を並行して行う。 - 特許庁

To enable highly accurately detecting a synchronization pattern for representing the boundary of two-dimensional digital code, even if a pattern image changes its direction by 90° in embedding the two-dimensional digital code in the pattern image representing a bit value "1" by a symbol "/" and "0" by a symbol "backslash".例文帳に追加

ビット値「１」を記号「／」、「０」を記号「＼」で表すパターン画像内に二次元デジタルコードを埋め込む場合に、パターン画像が９０°向きを変えても、当該二次元デジタルコードの境界を表す同期パターンが精度よく検出されることを可能とする。 - 特許庁

When respective demodulated reception data (a) to (c) are input from a device 6 under test, comparators 8a to 8c compare the respective reception data (a) to (c) with the transmission data (a) to (c) according to a synchronizing signal which is input from a pseudo-random number bit sequence synchronization part 7.例文帳に追加

また、比較器８ａ〜ｃは、被測定デバイス６から復調された各受信データａ〜ｃが入力されると、擬似乱数ビット列同期部７から入力される同期信号に従って、各受信データａ〜ｃを送信データａ〜ｃと比較する。 - 特許庁

The digital receiver receivers a high speed clock fh synchrously with a sampling clock used to apply A/D conversion to an IF signal and a symbol synchronizing signal fa obtained from a DSP and generates a bit synchronization clock fb synchronously with the symbol synchronizing signal fs and a sampling clock fs for serial A/D conversion.例文帳に追加

ＩＦ信号をＡ／Ｄ変換させるサンプリングクロックに同期した高速クロックfhとＤＳＰから得られるシンボル同期信号faを取り込んで、そのシンボル同期信号faに同期したビット同期クロックfbとシリアルＡ／Ｄ変換用のサンプリングクロックfsを生成する。 - 特許庁

To provide a duplex device capable of promptly correcting an error irrespective of capacity of a main storage device even when the error is caused in data bit in the main storage device and maintaining synchronization of access to the main storage device in both processors.例文帳に追加

主記憶装置内のデータビットにエラーが発生したとしても主記憶装置の容量に関らず迅速にそのエラー修正ができるとともに、双方の処理装置における主記憶装置に対するアクセスの同期を保つことができる二重化装置を提供する。 - 特許庁

To conduct a low bit-rate voice coding/decoding for a voice codec of digital mobile communication and for a voice synthesizer so as to voice output of various equipment, by eliminating the occurrence of pitch errors, using a long-range prediction for the coding of pitch synchronization.例文帳に追加

ディジタル移動通信のための音声コーデックや、各種機器の音声出力のための音声合成器において、ピッチ同期の符号化に長期予測を用いてピッチ誤りが起らないようにすることによって、低ビットレートの音声符号化・復号化を行う。 - 特許庁

A bit serial signal 212_0 of each frame sequentially transfers a shift register composed of flip-flop circuits 250 to 257, and the existence/absence of frame synchronization is discriminated when coincidence circuits 260 to 267 make bits of respective stages coincide with corresponding bits of the synchronous pattern 220_0.例文帳に追加

フレームごとのビットシリアルな信号２１２_0は、フリップフロップ回路２５０〜２５７からなるシフトレジスタを順次転送され、それぞれの段のビットが同期パタン２２０_0の対応するビットと一致回路２６０〜２６７で一致をとられることでフレーム同期の有無が判別される。 - 特許庁

If detecting the start of the transmission of the serial data 24 on the basis of the strobe signal 27, a demodulation-clock-signal generating part 33 generates a demodulation clock signal 36 that has the same signal waveform as that of the synchronization clock signal 26, rises at predetermined timing within a data period of each bit of the serial data 24, and indicates timing of reading data of each bit of the serial data 24.例文帳に追加

復調用クロック信号生成部３３は、ストローブ信号２７に基づいてシリアルデータ２４の伝送の開始を検出すると、同期用クロック信号２６と同じ信号波形を有し、かつシリアルデータ２４の各ビットのデータの周期内の予め定めるタイミングで立上り、シリアルデータ２４の各ビットのデータを読込むタイミングを表す復調用クロック信号３６を生成する。 - 特許庁

A correction pseudo data generating circuit 12 gives correction pseudo data resulting from delaying received data subjected to biphase modulation by one symbol and inverting the resulting data to a multiplexer circuit 14, recognizes a bit border from an output of a synchronization detection circuit 10, obtains a signal denoting a preceding symbol and a succeeding symbol of a bit, and gives it to the multiplexer circuit 14 as a control signal.例文帳に追加

補正用疑似データ生成回路１２は、バイフェーズ変調を受けた入力データについて、１シンボル分遅延して反転した補正用疑似データをマルチプレクサ回路１４に供給するとともに、同期検出回路１０の出力からビット境界を認識し、１つのビットの前シンボル、後シンボルを示す信号を得、これを制御信号としてマルチプレクサ回路１４に供給する。 - 特許庁

Even if the reception of a radio signal is failed since frame synchronization is not successful within a predetermined time, or owing to the occurrence of a transmission error, a control unit 1 checks a radio wave again when a bit pattern BP for discrimination is detected, or stops a radio transmission/reception unit 2 and restarts counting an intermittent reception interval when the bit pattern BP for discrimination is not detected even once.例文帳に追加

所定時間内にフレーム同期が取れなかったりあるいは伝送誤りが生じて無線信号の受信に失敗したとしても、制御部１は識別用ビットパターンＢＰが検出されていれば再度電波チェックを行い、識別用ビットパターンＢＰが一度も検出されていなければ無線送受信部２を停止させて間欠受信間隔のカウントを再開する。 - 特許庁

The transmission and received signals include a plurality of pilot bits whereby the BTS 10 (MS20) takes synchronization of the first frame and a transmission power control bit whereby the BTS 10 (MS20) requests the adjustment of a second transmission power when the BTS 10 (MS20) transmits the second frame to the MS20(BTS10).例文帳に追加

送信信号及び受信信号は、ＢＴＳ１０（ＭＳ２０）が第１フレームの同期を取るための複数のパイロットビットと、ＢＴＳ１０（ＭＳ２０）がＭＳ２０（ＢＴＳ１０）に第２フレームを送信するときの第２送信電力の調整を求める送信電力制御ビットとを含む。 - 特許庁

The transmitter 1 consists of N slots comprised of control information, data, an external code parity, a stuff bit and an internal code parity, generates a multiplex frame to which synchronization, a pilot and a transmission control signal and parity are added and transmits data about each slot by a transmission system specified by a transmission control signal.例文帳に追加

送信装置１は、制御情報、データ、外符号パリティ、スタッフビット、内符号パリティからなるＮ本のスロットから成り、同期、パイロット並びに伝送制御信号およびパリティが付加された多重フレームを生成し、各スロットのデータを、伝送制御信号により指定された伝送方式で伝送する。 - 特許庁

Thus, deterioration in the accuracy of estimating a reference phase and a frequency offset by means of the pilot symbol is suppressed and to enhance the bit error rate characteristic in the carrier wave power versus noise poser ratio in the quasi-synchronization detection for symbols that are not completely synchronized.例文帳に追加

これにより、完全にシンボル同期がとれていないシンボルにおける準同期検波で、パイロットシンボルによる基準位相、周波数オフセット量の推定精度の劣化を抑え、搬送波電力対雑音電力比におけるビット誤り率特性を向上させることができる。 - 特許庁

Prior to transmitting the data frames (110), a transmit synchronizer (120) synchronizes data frames (110) aligned in the same position in different parallel channels (170A-P), by inserting a common bit (160) from a repeating PN synchronization sequence into the aligned data frames (110).例文帳に追加

データフレーム（１１０）を伝送する前に、送信シンクロナイザ（１２０）は、繰り返すＰＮ同期化シーケンス（１５０）からの共通ビット（１６０）を前記整列されたデータフレーム（１１０）に挿入することによって、異なる並列チャンネル（１７０Ａ−Ｐ）における同一位置に整列されたデータフレーム（１１０）を同期化する。 - 特許庁

The pulse length discrimination unit discriminates whether a state not detecting an edge continues for a first specified time or longer, and bit synchronization processing starts after the pulse length discrimination unit discriminates that the time not detecting the edge continues for the first specified time or longer.例文帳に追加

パルス長判定部は、エッジを検出しない状態が第１規定時間以上の間続いたか否かを判定し、ビット同期処理は、パルス長判定部によってエッジを検出しない状態が第１規定時間以上の間続いたと判定された後に処理を開始する。 - 特許庁

To provide a data transmission system where a decoding terminal can decode and display data other than video data or the like, in the case of special reproduction so as to realize distribution and decoding of scene description data, synchronization relations between the data are maintained, and the data satisfying evaluation criteria, such as a transmission bit rate, are distributed.例文帳に追加

復号端末側で特殊再生を行う場合に、ビデオ以外のデータの復号及び表示等を可能とし、シーン記述データを配信、復号することを実現し、データ間の同期関係を保持し、伝送ビットレートなどの評価基準を満たすデータとして配信する可能とする。 - 特許庁

The information storage medium includes a reading section which reads main data including audio data and/or video data, is recorded with bit streams separate from those of the main data and reads the sub-data for being reproduced in synchronization with the main data and a multiplexing section which multiplexes the main data and sub-data read out by the reading- out section.例文帳に追加

オーディオデータ及び／またはビデオデータを含むメインデータを読出し、前記メインデータと別のビットストリームで記録され、前記メインデータと同期して再生されるためのサブデータを読出す読出部と、前記読出部により読出されたメインデータ及びサブデータを多重化する多重化部とを含むことを特徴とする。 - 特許庁

On the other hand, after finishing synchronization of the second code, the accumulation period of the correlation processing of carrier and the correlation processing of the first code is switched to an accumulation period of correlation processing longer than a bit period of the second code while carrier tracking is switched from Costas to PLL (phase locked loop).例文帳に追加

また、第２コードの同期の完了後に、キャリアの相関処理及び第１コードの相関処理における加算期間を第２コードのビット周期より長い相関処理の加算期間に切替えると共に、キャリア追尾をコスタスからＰＬＬに切替えることを特徴とする。 - 特許庁

To provide a pattern synchronization circuit which rearranges parallel signals resulting from applying serial/parallel conversion to a frame signal received by a pattern evaluation device so as to match a head position of the frame with a position of a bit 0 of the parallel signals, the mount area of which can be configured small.例文帳に追加

パターン評価装置に入力されるフレーム信号のシリアル−パラレル変換後のパラレル信号を並び替えて、フレームの先頭位置をパラレル信号のBIT０の位置に合わせるパターン同期回路において、実装面積が小さく構成することが可能となるパターン同期回路の提供。 - 特許庁

The FM demodulation is stably performed without causing bit slip even when the wobble signal is deformed due to the defect of the medium, etc., by determining a synchronization state from the continuously detected number of edges of the wobble signals existing by every bit of digital information and operating the wobble demodulation device so as to lock an output position of a window for detecting the edges when the wobble signals are determined as a synchronized lock state.例文帳に追加

ディジタル情報の１ビット毎に存在するウォブル信号のエッジの連続検出数から同期状態を判定し、同期ロック状態と判定した時にはエッジを検出するウィンドウの出力位置をロックするように動作することにより、媒体のディフェクト等によりウォブル信号が変形した場合でもビットスリップを起こすことなく安定してＦＭ復調を行うことが可能となる。 - 特許庁

To provide a PLL synchronization stabilizing method for a bit free CDR by preventing occurrence of multiple synchronization of a PLL frequency and missynchronization at a 2/3 period equivalent to the frequency for input data so as to avoid unstable control over the input data due to jitter at a low speed.例文帳に追加

本発明は入力データをクロックによりデータを２系統に分けて抽出するデータ抽出部と，位相を１８０度ずらしてエラー検出回路によるエラー検出を行うデータ出力部とを備えたビットフリーＣＤＲのＰＬＬ同期安定化方法に関し，入力データに対してＰＬＬ周波数の逓倍同期や２／３の周期での誤同期を防止し，入力データが低速時のジッタによる制御の不安定を防止することを目的とする。 - 特許庁

In the sampling waveform measurement device, a bit synchronization circuit for giving a time-axis signal of sampling waveform detects a ratio of beat frequency to sampling frequency between bit frequency of an input signal and sampling frequency or an integral multiple of sampling frequency, determines the time-axis signal from the ratio of detected beat frequency to the sampling frequency, and outputs as the time-axis signal.例文帳に追加

本発明は、サンプリング波形の時間軸信号を与えるビット同期回路が、入力信号のビット周波数とサンプリング周波数又はサンプリング周波数の整数倍の周波数との間のビート周波数のサンプリング周波数に対する比を検出し、検出したビート周波数のサンプリング周波数に対する比から時間軸信号を決定し、時間軸信号として出力することを特徴とするサンプリング波形測定装置である。 - 特許庁

To perform multiplex transmission of a plurality of digital video signals which is not synchronized horizontally or vertically in spite of being subjected to bit synchronization with a transmission system in which word string data formed by undergoing 8B/10B conversion and word synchronous data addition are made serial data and are transmitted on the basis of data to be transmitted.例文帳に追加

伝送されるべきデータに基づいて８Ｂ／１０Ｂ変換及びワード同期データ付加を経て形成されたワード列データが、シリアルデータとされて送出される伝送方式をもって、ビット同期はとられているが、水平同期及び垂直同期がとられていない複数のディジタル映像信号を多重伝送できるものとする。 - 特許庁

The CPU 11 determines the reset of the node 10b when a high impedance condition generated in the terminal 12 accompanied by the reset of the node 10b is recognized for 50 ms via the resistance 10f and the bit line 10e, and conducts synchronization processing required for the transmission and reception of parallel data to the node 10b.例文帳に追加

ＣＰＵ１１は、ノード１０ｂのリセットに伴いビジー端子１２に生ずるハイインピーダンス状態をプルアップ抵抗１０ｆ及びＨＳビットライン１０ｅを介し５０ｍｓの間認識したときノード１０ｂのリセットと判定し、ノード１０ｂとの間のパラレルデータの送受信に必要な同期化処理を行う。 - 特許庁

The optical receiver converts the optical signal thus received into an electric signal, corrects the error of the electric signal containing the synchronous word, counts the continuity of synchronous word of bit errors less than an allowable value, out of the synchronous words included in the electric signal subjected to error correction, and determines that frame synchronization is established when a specified count is reached.例文帳に追加

本願発明の光受信装置は、受信した光信号を電気信号に変換した後、同期ワードを含めた電気信号をエラー訂正し、エラー訂正した電気信号に含まれる同期ワードのうち、許容値以下のビットエラーの同期ワードの連続をカウントして規定数に達したときにフレーム同期確立と判定する。 - 特許庁