「complementary output」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The latch circuit 421 outputs signals ADTm and XADTm corresponding to the complementary signals CDTm and XCDTm and holds output levels in response to the L level signals CDTm and XCDTm.例文帳に追加

ラッチ回路４２１は、相補な信号ＣＤＴｍ、ＸＣＤＴｍに応じた信号ＡＤＴｍ，ＸＡＤＴｍを出力し、Ｌレベルの信号ＣＤＴｍ，ＸＣＤＴｍに応答して出力レベルを保持する。 - 特許庁

A transfer gate circuit 50 for controlling the input/output of an input pulse signal, a latch circuit 60 for holding a pulse signal input via the transfer gate circuit 50 for a fixed period, and an output circuit 70 for outputting the pulse signal output from the latch circuit 60 as a driving clock are formed by using a complementary circuit technology.例文帳に追加

入力パルス信号の入出力を制御するトランスファーゲート回路５０、トランスファーゲート回路５０を経由して入力されるパルス信号を一定期間保持するラッチ回路６０、およびラッチ回路６０から出力されるパルス信号を駆動クロックとして出力する出力回路７０を相補性回路技術を用いて形成しておく。 - 特許庁

This circuit can be achieved by constituting each circuit (buffer, predecorder, maindecorder) of a decoding circuit of a semiconductor logic circuit in which the number of stages of cascade of transistors pulling down output nodes are less and true and complementary output signals having almost equal delay times are obtained, and shortening output pulse width of each circuit of the decoding circuit.例文帳に追加

上記目的は、デコーダ回路の各回路（バッファ、プリデコーダ、メインデコーダ）を、入力数が多い場合でも出力ノードをプルダウンするトランジスタの縦積み段数が少なく、且つ、ほぼ同じ遅延時間の真及び相補出力信号が得られる半導体論理回路で構成し、該デコーダ回路の各回路の出力パルス幅を短縮することにより達成される。 - 特許庁

Two complementary signals A and A- are inputted to generated inverted signals B and B- for them and they are inputted to inverter circuits 20-1 and 20-4, and 20-2 and 20-3 having their output terminals short-circuited.例文帳に追加

２つの相補な信号Ａ及びＡ＿を入力とし、それぞれに対して反転信号Ｂ及びＢ＿を生成し、出力端子が短絡されたインバータ回路２０−１及び２０−４、２０−２及び２０−３に入力する。 - 特許庁

An output of a delay element 34 is fed to a complementary digital filter 44 via a digital integration device 42 to a loop consisting of an analog adder 30, a comparator 32, a delay element 34, a 1-bit D/A converter 361 and an analog integration device 38.例文帳に追加

アナログ加算器３０、比較器３２、遅延素子３４、１ビットＤ／Ａ変換器３６１及びアナログ積分器３８のループに対し、遅延素子３４の出力が、デジタル積分器４２を介して相補デジタルフィルタ４４に供給される。 - 特許庁

This output stage is complementary to the 1st electric field-effect device and further includes a 2nd electric field-effect device provided with a 2nd drain, a 2nd gate and a 2nd source connected to a power supply having a nominal voltage VEE.例文帳に追加

本出力段は、第１の電界効果デバイスに対して相補的であり、第２のドレイン、第２のゲート、および公称電圧Ｖ_EEを有する電源に接続される第２のソースを備える第２の電界効果デバイスをさらに含む。 - 特許庁

The flip-flop circuit includes: a clocked amplifier which is a master latch for outputting first and second signals having mutually complementary relationship and third and fourth signals having mutually complementary relationship in accordance with a differential input signal and a differential clock signal; and a symmetric slave latch for outputting two output signals in accordance with the first to fourth signals.例文帳に追加

フリップフロップ回路は、差動入力信号及び差動クロック信号に応じて互いに相補関係にある第１の信号及び第２の信号と互いに相補関係にある第３の信号及び第４の信号とを出力するマスターラッチであるクロックドアンプと、第１乃至第４の信号に応じて２つの出力信号を出力するシンメトリックスレーブラッチとを含むことを特徴とする。 - 特許庁

Disclosed is the ternary signal output circuit which outputs three values of a stationary level, a high level, and low level to the field bus transmitting a DC current and a digital signal through a common transmission line, wherein two switches which are brought under complementary ON/OFF control are provided to output the stationary level through one switch and to output the high level and low level through the other switch.例文帳に追加

直流電流とデジタル信号とが共通の伝送線路で伝送されるフイールドバスに静止レベルとハイレベルとローレベルの３値を出力する３値信号出力回路であって、相補的にオン・オフ制御される２つのスイッチを設け、一方のスイッチを介して静止レベルを出力し、他方のスイッチを介してハイレベルとローレベルを出力することを特徴とするもの。 - 特許庁

In the converter circuits CVa, CVb, power switching elements Q1, Q2 are complementarily driven to control output voltage, and the output voltage becomes proportional to "D(1-D)" in accordance with the ratio (time ratio D) of an ON time of the power switching element Q1 specifically in one cycle of the complementary driving.例文帳に追加

これらコンバータ回路ＣＶａ，ＣＶｂは、パワースイッチング素子Ｑ１，Ｑ２を相補駆動することで出力電圧が制御されるものであり、特に相補駆動の１周期におけるパワースイッチング素子Ｑ１のオン時間の比率（時比率Ｄ）によって、出力電圧が「Ｄ（１−Ｄ）」に比例したものとなる。 - 特許庁

A time constant of the integration circuit connecting to an input terminal of the differential amplifier circuit and a time constant at an output terminal of a 1st stage inverter are selected nearly equal to each other through capacitive coupling in a high frequency region, resulting that an output return loss of the preamplifier circuit between complementary outputs is made nearly equal to each other.例文帳に追加

差動増幅回路の入力端子に接続されている積分回路の時定数と初段インバータの出力端子における時定数とを、高周波領域で容量性結合によりほぼ同じとすることができ、結果として前置増幅回路の出力リターンロスを相補出力間でほぼ同じにできる。 - 特許庁

Leading an output of the logic circuit operated at a low voltage and its inverted logic output to each latch via a common gate circuit can drive two FETs configuring each latch by complementary inputs so as to enhance the gain characteristic of each latch.例文帳に追加

このように、低電圧動作の論理回路の出力及びその論理的反転出力をゲート接地回路を介して各交差ラッチに導くことにより、各交差ラッチを構成する２つのＦＥＴを相補入力によって駆動することが可能となり、交差ラッチの利得特性を高めることが可能となる。 - 特許庁

To the complementary color display cell 11, a switching circuit is connected which alternates the output (0 to 3V) of the DA converter with two kinds of fixed voltages (3.8V, 5V), and the fixed voltage of 3.8V for red display or the fixed voltage of 5V for blue display is selected and connected instead of the output of the DA converter.例文帳に追加

補色表示セル１１には、ＤＡコンバータの出力（０〜３Ｖ）と２種類の一定電圧（３．８Ｖ、５Ｖ）とを切り替える切替回路が接続されており、赤色表示のときは３．８Ｖの一定電圧、青色表示のときは５Ｖの一定電圧が、それぞれＤＡコンバータの出力の代わりに選択して接続される。 - 特許庁

Opposite excess signals are supplied through each capacitor to each gate of the TR 66 and TR 42 according to the transition of the signal A1 and the complementary signal A2, and temporary current change is generated, and the charging and discharging of the capacitative load of each output node of the first circuit and the second circuit is quickened so that an output through- rate can be improved.例文帳に追加

信号Ａ_１、相補信号Ａ_２の遷移に応じてＴＲ６６、ＴＲ４２の各ゲートに各コンデンサを経て相反する過度信号が供給され、一時的電流変化を生じ第１回路、第２回路の各出力ノードの容量性負荷の充放電を高速化して出力スルーレートを改善する。 - 特許庁

An output circuit X40 which supplies a drive voltage to a segment electrode VSEG0 has transfer gates TG1 and TG2 which are complementary opened and closed based upon the signal level of a data signal DIN based upon voltage data composing serial data.例文帳に追加

セグメント電極ＶＳＥＧ０に駆動電圧を供給する出力回路Ｘ４０は、シリアルデータを構成する電圧データに基づくデータ信号ＤＩＮの信号レベルに基づいて相補的に開閉される転送ゲートＴＧ１，ＴＧ２を備える。 - 特許庁

In a representative complementary metal oxide semiconductor (CMOS) implementation, the gate of the N-channel output transistor in the final inverter stage may be driven below VSS in Sleep Mode while, alternatively, the corresponding P-channel transistor can be driven above VCC.例文帳に追加

代表的な相補金属酸化物半導体（ＣＭＯＳ）実現例では、最終インバータ段のＮチャネル出力トランジスタのゲートは、スリープモードではＶＳＳよりも下で駆動され得、これに代えて、対応のＰチャネルトランジスタはＶＣＣよりも上で駆動され得る。 - 特許庁

According to the present invention, the use of the two level shift circuits LV1, LV2 having the same circuit configuration and the short circuit of the complementary output signals output from the level shift circuits LV1, LV2 after in-phase conversion almost prevents through currents due to differences in operating speed between the level shift circuits LV1, LV2.例文帳に追加

本発明によれば、同じ回路構成を有する２つのレベルシフト回路ＬＶ１，ＬＶ２を用いるとともに、これらレベルシフト回路ＬＶ１，ＬＶ２から出力される相補の出力信号を同相に変換した後に短絡していることから、レベルシフト回路ＬＶ１，ＬＶ２の動作速度差による貫通電流の発生がほとんど生じない。 - 特許庁

The bidirectional unit shift register is equipped with: a transistor Q1 between a clock terminal CK and an output terminal OUT; a transistor Q2 for discharging the output terminal OUT; and transistors Q3, Q4 for respectively supplying first and second voltage signals Vn, Vr complementary to each other to a first node which is a gate node of the transistor Q1.例文帳に追加

双方向単位シフトレジスタは、クロック端子ＣＫと出力端子ＯＵＴとの間のトランジスタＱ１と、出力端子ＯＵＴを放電するトランジスタＱ２と、トランジスタＱ１のゲートノードである第１ノードに対し互いに相補な第１および第２電圧信号Ｖｎ、Ｖｒをそれぞれ供給するトランジスタＱ３，Ｑ４とを備える。 - 特許庁

The push-pull output stage 20 of the amplifying circuit 10 includes 1st and 2nd transistors 24a and 24b as a couple of complementary transistors and the difference between a source current which is the collector current of those transistors and a sink current is a load current.例文帳に追加

増幅回路１０のプッシュプル出力段２０は、コレクタ−コレクタ接続された一対の相補形トランジスタである第１及び第２トランジスタ２４ａ、２４ｂを含み、それらトランジスタのコレクタ電流であるソース電流とシンク電流との差が負荷電流となる。 - 特許庁

The gate lengths (channel lengths) of complementary MISFETs (n-channel type MISFET and p-channel type MISFET), constituting circuit blocks such as a digital circuit part, an analog circuit part and a signal input/ output part, are set differently corresponding to the characteristics of the respective circuit blocks.例文帳に追加

デジタル回路部、アナログ回路部および信号入出力部などの回路ブロックを構成する相補型ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）のゲート長（チャネル長）は、それぞれの回路ブロックの特性に応じて異なっている。 - 特許庁

Transistors Q9A, Q9B as a switching circuit alternately supply an output of an inverter using a gate node of the transistor Q1 as an input edge to gates of the transistors Q2A, Q2B, based on mutually complementary first and second control signals VFR, /VFR.例文帳に追加

切替回路としてのトランジスタＱ９Ａ，Ｑ９Ｂは、トランジスタＱ１のゲートノードを入力端とするインバータの出力を、互いに相補な第１および第２制御信号ＶＦＲ，／ＶＦＲに基づいて交互にトランジスタＱ２Ａ，Ｑ２Ｂのゲートへ供給する。 - 特許庁

Thereby, even in such a case, P-channel type MOS transistor biased by the constant current to N-channel type MOS transistor of a complementary type source follower circuit 15 of an output stage can realize an equivalent circuit, matched with a configuration which is connected as a load element.例文帳に追加

これにより、上記のような場合でも、出力段の相補型ソースフォロア回路１５のＮチャネル型ＭＯＳトランジスタに、定電流バイアスされたＰチャネル型ＭＯＳトランジスタが負荷素子として接続される構成と同等の等価回路を実現することができる。 - 特許庁

A row address is supplied to the data input terminal if a row address register 11 via a buffer gate, and the output of the row address register 11 is supplied to the data input terminal of a word decoder 17A via a complementary signal generation circuit 15 and a predecoder 16.例文帳に追加

一方では、行アドレスがバッファゲートを介して行アドレスレジスタ１１のデータ入力端に供給され、行アドレスレジスタ１１の出力が相補信号生成回路１５及びプリデコーダ１６を介してワードデコーダ１７Ａのデータ入力端に供給される。 - 特許庁

Each of the plurality of memory cells has a latch circuit in which input/output terminals of a pair of inverters are cross-connected and which keeps a complementary level at a pair of storage nodes, and a pair of write-in transistors provided between a pair of storage nodes and the prescribed power source voltage.例文帳に追加

この複数のメモリセルは，それぞれ，１対のインバータの入出力端子を交差接続し１対の記憶ノードに相補レベルを維持するラッチ回路と，１対の記憶ノードと所定の電源電圧との間に設けられた１対の書き込みトランジスタとを有する。 - 特許庁

The node N4 of a midpoint of a resistor 25 connected between complementary output nodes of an amplifier section 20A is connected to a non-inverting input terminal of an operational amplifier 30, and a reference voltage Vcm is given to the inverting input terminal of the operational amplifier 30.例文帳に追加

増幅部２０Ａの相補的な出力ノード間に接続された抵抗２５の中点のノードＮ４を演算増幅器３０の正相入力端子に接続し、この演算増幅器３０の逆相入力端子には基準電圧Ｖｃｍを与える。 - 特許庁

A control circuit 3 includes a first control circuit 10 for complementary switching a transistor T1 on a main side and a transistor T2 on a synchronous side in a converter section 2 in response to a comparison result between a feedback voltage VFB according to an output voltage Vo and a first reference voltage Vr1.例文帳に追加

制御回路３は、出力電圧Ｖｏに応じた帰還電圧ＶＦＢと第１基準電圧Ｖｒ１との比較結果に応答して、コンバータ部２内のメイン側のトランジスタＴ１及び同期側のトランジスタＴ２を相補的にスイッチングさせる第１制御回路１０を備える。 - 特許庁

A switch element control circuit 2 performs on-off control of the switch elements SW1 and SW2 so that the switch elements SW1 and SW2 turn on in a complementary manner and the output voltage VOUT is constant on the basis of the switching time control signals TON and CMPO.例文帳に追加

スイッチ素子制御回路２は、スイッチング時間制御信号ＴＯＮ及びＣＭＰＯに基づいて、スイッチ素子ＳＷ１及びＳＷ２が相補的にオンしかつ出力電圧ＶＯＵＴが一定電圧になるように、スイッチ素子ＳＷ１及びＳＷ２をオンオフ制御する。 - 特許庁

A complementary MOS of the semiconductor integrated circuit device is composed of a horizontal P-type MOSFET 36 and an N-type MOSFET 37, and the output driver is composed of a P-type vertical MOSFET 38 in a trench structure, and the conductivity types of the gate electrodes of the respective MOSFETs are set as a P-type.例文帳に追加

半導体集積回路装置における、相補型ＭＯＳを横型Ｐ型ＭＯＳＦＥＴ３６とＮ型ＭＯＳＦＥＴ３７で構成し、出力ドライバーを、トレンチ構造のＰ型縦型ＭＯＳＦＥＴ３８で構成し、それぞれのＭＯＳＦＥＴのゲート電極の導電型をＰ型とした。 - 特許庁

More specifically, boundary points C11 and C13 of a color gamut at the same lightness of the hue A of blue color and the hue B of its complementary color, i.e. yellow-green, are extracted in a shadow region (0<L*<20), based on the output signal value, and the chroma is calculated at the extracted boundary points.例文帳に追加

具体的には、出力信号値に基づいて、青色の色相Ａと、その補色の黄緑色の色相Ｂとの同一明度における色域の境界点Ｃ１１及びＣ１３をシャドー領域（０＜Ｌ＊＜２０）内において抽出し、その抽出した境界点の彩度を算出する。 - 特許庁

A high-resolution image generating section 39 generates an image (high-resolution image) by improving a resolution of images of video information (video contents) distributed from a video distribution server 1 on the basis of a motion vector (information) relating to all pixels included in image frames read and continuously output from a complementary information generating section 37 and image frames continuously output from a decoding section 27.例文帳に追加

高解像度画像生成部３９は、補足情報生成部３７から読み込んだ連続的に出力される画像フレームの各々に含まれる全ての画素に係わる動きベクトル（情報）と、デコード部２７から出力される連続的に出力される画像フレームとに基づき、映像配信サーバ１から配信される映像情報（映像コンテンツ）の画像を高解像度化した画像（高解像度画像）を生成する。 - 特許庁

A multi-channel encoder 10 which generates output signals 480, 490 together with complementary parametric data 370, 430, 450 comprises: a down-mixer for down-mixing input signals 300, 310, 320, 330, 340 to generate the corresponding output signals 480, 490; and an analyser for processing the input signals 300, 310, 320, 330, 340 to generate parameter data 370, 430, 450.例文帳に追加

出力信号４８０，４９０を相補的なパラメータ・データ３７０，４３０，４５０とともに生成するマルチチャンネル・エンコーダ１０は、入力信号３００，３１０，３２０，３３０，３４０をダウンミックスして対応する出力信号４８０，４９０を生成するダウンミキサを含んでおり、該エンコーダはまた、前記入力信号３００，３１０，３２０，３３０，３４０を処理して、パラメータ・データ３７０，４３０，４５０を生成する解析器を有する。 - 特許庁

In the optioal waveform generator configured to read prescribed waveform data sets which are respectively assigned to a plurality of trigger signals input from the outside, from a memory on the basis of the trigger signals, and to output them two FIFO-type cache memories are connected in parallel on an output system of the waveform data sets, and these cache memories are characterized in that their reading and writing operations are carried out complementary.例文帳に追加

外部から入力される複数のトリガ信号に基づき、それぞれのトリガ信号に割り当てられた所定の波形データをメモリから読み出して出力するように構成された任意波形発生器において、前記波形データの出力系統に２個のＦＩＦＯ形式のキャッシュメモリが並列接続され、これらキャッシュメモリは相補的に読み出しと書き込みを行うことを特徴とするもの。 - 特許庁

A couple of complementary bipolar transistors(TRs) 10, 11 generate a positive voltage and a negative voltage with respect to a reference voltage from a reference voltage generating circuit 1 of a microphone amplifier 7 that detects and amplifies a voice output from a condenser microphone 5 and the positive voltage and the negative voltage generated by the TRs are given to both terminals of the condenser microphone 5.例文帳に追加

コンデンサマイクロホン５の音声出力を検出増幅するマイクアンプ７の基準電圧発生回路１の電位を基準として、プラス電位及びマイナス電位を、一対の相補型バイポーラトランジスタ１０，１１により生成し、これ等トランジスタによるプラス電位及びマイナス電位をマイクロホン５の両端に付与するものである。 - 特許庁

To provide a perfect shutoff protection to a self excitation oscillation high-luminance high-output lamp stabilizer (10) of a type having a pair of complementary switching devices (22, 24) of a bridge construction which has a second inductor (48), that is, a gate driving inductor (46) connected in series to the control inductor at the joint between the switching devices.例文帳に追加

スイッチング装置間の接合部において、第２のインダクタ（４８）、つまり制御インダクタに直列接続するゲート駆動インダクタ（４６）を有するブリッジ構成の一対の相補形スイッチング装置（２２、２４）を備える形式の自励発振高輝度高出力ランプ安定器（１０）に対して、完全な遮断保護を提供する。 - 特許庁

A short circuit switch element 17 is connected between output ends of signal generating circuits 15, 16 from which a complementary signal ϕS1 and ϕR1 are outputted, and the signal generating circuits 15, 16 and the short circuit switch element 17 are controlled by a switching control circuit 18 responding to an input signal ϕA1.例文帳に追加

相補信号φＳ１及びφＲ１が出力される信号生成回路１５及び１６の出力端間に短絡スイッチ素子１７を接続し、入力信号φＡ１に応答して切換制御回路１８により信号生成回路１５及び１６並びに短絡スイッチ素子１７を制御する。 - 特許庁

The wiring path 40a is formed as a duplicated pattern including signal lines L1, L2 where the wiring pattern is duplicated in order to propagate a couple of signals in the complementary relationship of the inverted signal obtained by inverting an output signal from a memory circuit 10 with an inverter 44 and the non-inverted signal.例文帳に追加

配線経路４０ａは、メモリ回路１０からの出力信号をインバータ４４によって反転した反転信号と、反転されていない非反転信号との相補関係となる２つの信号を伝搬するように、信号線Ｌ１，Ｌ２とを有する、配線パターンが二重化された二重化パターンとして形成される。 - 特許庁

The complementary optical wiring system includes: a first differential signal input terminal 1a; a second differential signal input terminal 1b; a transmission circuit 2; first and second light emitting elements 3, 4; first and second optical transmission paths 5, 6; first and second light reception elements 7, 8; a reception circuit 10; and output terminals 9a, 9b.例文帳に追加

コンプリメンタリー光配線システムは、第１の差動信号入力端子１ａと、第２の差動信号入力端子１ｂと、送信回路２と、第１および第２の発光素子３，４と、第１および第２の光伝送路５，６と、第１および第２の受光素子７，８と、受信回路１０と、出力端子９ａ，９ｂとを備えている。 - 特許庁

Output potential variation occurring instantaneously upon turning off the switch is suppressed and a penetration voltage can be brought substantially to zero when a switch comprising n-type and p-type field effect transistors is turned off by applying a voltage Vin-Vdd/2 to the back gate electrode, where Vin is the input voltage of the complementary switch circuit and Vdd is a power supply voltage.例文帳に追加

相補型スイッチ回路の入力電圧をＶｉｎとし、電源電圧をＶｄｄとした場合、Ｖｉｎ−Ｖｄｄ／２の電圧をこのバックゲート電極に印加することにより、スイッチが切れる瞬間に生じる出力電位変動を低減して、ｎ型とｐ型の電界効果トランジスタのスイッチのオフ時の突き抜け電圧をほぼ０にすることができる。 - 特許庁

In a control device for performing the feedback control for at least the position and attitude angle of a test piece, a sensitivity function related to a transfer function concerning disturbance input through the outputs of the position and attitude angle, and a complementary sensitivity function related to a transfer function concerning a disturbance input through the output of a current fed to a coil and an electromagnet are defined.例文帳に追加

供試体の少なくとも位置・姿勢角についてのフィードバック制御をする制御装系において、外乱入力から位置・姿勢角の出力までの伝達関数に関連する感度関数と、また外乱入力からコイル・電磁石に印加される電流の出力までの伝達関数に関連する相補感度関数とが定められる。 - 特許庁

The semiconductor storage device is provided with: a first bit cell 10T and a second bit cell 10B for storing mutual complementary data; a scan circuit for outputting a selected data signal; a bit cell selection circuit 14 for receiving the output of the scan circuit and for selecting one bit cell; and a data writing control circuit 53 for controlling the data writing.例文帳に追加

半導体記憶装置は、互いに相補的なデータを記憶するための第１のビットセル１０Ｔおよび第２のビットセル１０Ｂと、選択されたデータ信号を出力するスキャン回路と、スキャン回路の出力を受け、１つのビットセルを選択するビットセル選択回路１４と、データの書き込みを制御するデータ書き込み制御回路５３とを備えている。 - 特許庁

Between ranges, the Hall element 3 performs the complementary output of the electric shift position signal value and the electric select position signal value corresponding to the position of the Hall element 3 as the sensor characteristic values by using the shift side virtual line connecting the adjacent electric shift position signal values to each other and the select side virtual line connecting the adjacent electric select position signal values to each other.例文帳に追加

各レンジ間においては、ホール素子３は、隣接する電気的シフト位置信号値どうしを結ぶシフト側仮想直線および隣接する電気的セレクト位置信号値どうしを結ぶセレクト側仮想直線を用いてセンサ特性値として、ホール素子３の位置に対応した電気的シフト位置信号値および電気的セレクト位置信号値を補完出力する。 - 特許庁

The semiconductor memory device includes a scrambler configured to output a control signal enabled when an address is an address for accessing a memory cell of a complementary bit line, a write selector configured to selectively transmit data of a write path in response to the control signal, and a read selector configured to selectively transmit data of a read path in response to the control signal.例文帳に追加

本発明に係る半導体メモリ装置は、アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる制御信号を出力するスクランブル部と、前記制御信号に応じて書き込み経路のデータを選択的に伝送する書き込み選択部と、前記制御信号に応じて読み取り経路のデータを選択的に伝送する読み取り選択部とを備える。 - 特許庁

This memory module including semiconductor memory chip is provided with a reference voltage generation circuit for generating a reference voltage to decide a High level and a Low level of one two signals in one of two pads installed in a semiconductor memory chip to which complementary two signals to determine the timing of data transfer are input/output.例文帳に追加

半導体記憶チップを含むメモリモジュールが、データ転送のタイミングを決める互いに相補的な２つの信号が入出力される半導体記憶チップが有する２つのパッドのうち一方のパッドに、２つの信号のうち一方の信号のＨｉｇｈレベルとＬｏｗレベルとを判定する基準電圧を生成して２つの信号のうち他方の信号に換えて印加する基準電圧生成回路を有する。 - 特許庁