「control bit」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

In the device for accumulating and reproducing semiconductor memory image, when image data is reproduced, the ECC addition parts 141-1 to 141-4 correct bit error, the RAID control part 12 restores distributed data, and an error correction decoding part 17 corrects burst error.例文帳に追加

そして、半導体メモリ映像蓄積再生装置は、映像データの再生時において、ＥＣＣ付加部１４１−１〜１４１−４により、ビット誤りを訂正し、ＲＡＩＤ制御部１２により、分散データを復元し、誤り訂正復号化部１７により、バースト誤りを訂正する。 - 特許庁

The semiconductor memory device has a BootRAM having a first number of banks, DataRAM having a second number of banks which is larger than the first number of banks, and an equalizing timer control circuit 42 that controls pre-charge operation performed for a bit line provided at the BootRAM and the DataRAM.例文帳に追加

第１のバンク数を有するＢｏｏｔＲＡＭと、第１のバンク数より多い第２のバンク数を有するＤａｔａＲＡＭと、ＢｏｏｔＲＡＭおよびＤａｔａＲＡＭに設けられたビット線に対して行うプリチャージ動作を制御するイコライズタイマ制御回路４２とを備える。 - 特許庁

When the execution of game control is to be started, the game machine reads numerical data from a random number value register and varies the bit value of random number latch flag data RDFM0 and random latch flag data RDFM1 from "1" to "0" to set a corresponding random number latch flag to the off condition.例文帳に追加

遊技制御の実行が開始されるときには、乱数値レジスタから数値データを読み出して、乱数ラッチフラグデータＲＤＦＭ０や乱数ラッチフラグデータＲＤＦＭ１のビット値を“１”から“０”へと変化させることなどにより、対応する乱数ラッチフラグをオフ状態に設定する。 - 特許庁

The non-volatile semiconductor memory device 100 is equipped with: bit lines BL; source lines SL; memory strings MS including a plurality of memory transistors MTr connected in series; drain selection transistors SDTr; source selection transistors SSTr; and a control circuit 15 which controls a read operation.例文帳に追加

不揮発性半導体記憶装置１００は、ビット線ＢＬと、ソース線ＳＬと、複数のメモリトランジスタＭＴｒを直列に接続されたメモリストリングＭＳと、ドレイン側選択トランジスタＳＤＴｒと、ソース選択トランジスタＳＳＴｒと、読出動作を制御する制御回路１５とを備える。 - 特許庁

When the regions including the special bit images are less than N parts, e.g., the area including the special big image is one part, the control part 11 carries out printing in a driving mode with a high heating value and at a fast printing speed using a combination of normal temperatures of 102°C, 107°C, 110°C as the reference temperature.例文帳に追加

特殊ビットイメージを含む領域がＮ箇所未満のとき、例えば、特殊ビットイメージを含む領域が１箇所の場合には、基準温度として、１０２℃、１０７℃、１１０℃という通常の温度の組合せを用いて、発熱量が多く印刷速度の速い駆動モードで印刷を行う。 - 特許庁

In response to the occurrence of access to either of the peripheral resources by a CPU 10, a decoder 28 activates an access signal to the accessed peripheral resource when a bit corresponding to the accessed peripheral resource in the peripheral circuit control register 24 is in a set state.例文帳に追加

デコーダ２８は、ＣＰＵ１０による周辺リソースのいずれかへのアクセスの発生に応答して、周辺回路制御レジスタ２４におけるアクセス先の周辺リソースに対応するビットがセット状態であるときに、アクセス先の周辺リソースへのアクセス信号を活性化させる。 - 特許庁

The control circuit separates the supply voltage line for at least the selected column from the voltage source so that a voltage level of the supply voltage line is changed in response to arbitrary change in voltage of related at least one bit line.例文帳に追加

メモリアクセス動作間の既定の期間に対して、制御回路は、少なくとも選択された列に対する供給電圧線を、その供給電圧線の電圧レベルが、関連する少なくとも１つのビット線の電圧における任意の変化に応答して変化するように、電圧源から切り離す。 - 特許庁

Before any information is written in the antifuse element ANTFUSE1 of the memory cell 1, the antifuse element ANTFUSE1 is set in a precharge state by the precharge control circuit 2, the bit line driver DRBL, the word line driver DRWL, the multiplexer MUX1, and the multiplexer MUX2.例文帳に追加

メモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１に情報を書き込む前に、プリチャージ制御回路２、ビット線ドライバＤＲＢＬ、ワード線ドライバＤＲＷＬ、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２により、アンチヒューズ素子ＡＮＴＦＵＳＥ１がプリチャージ状態に設定される。 - 特許庁

The reference voltage is set by the control unit 10, so that the maximum interval can exist between the sample value of an input sequence and a reference sequence, based on the prescribed number of decision elements related with the distortion of a channel generated at present, and the possibility of any bit error is reduced to a minimum.例文帳に追加

この基準電圧は、現在生じているチャネルの歪みに関する所与の数の判定要素に基づき、入力シーケンスのサンプル値と基準シーケンスとの間に最大の間隔が存在するように、制御ユニット１０によって設定され、ビット誤差の可能性が最小限に抑えられる。 - 特許庁

A buffer control section 105 makes all the try-state buffers 104-1 to 104-n a signal output state at the time of writing data, makes only a part of (n) pieces of the try-state buffers a signal output state selectively at the time of bit processing, and makes the other try-state buffers high impedance.例文帳に追加

バッファ制御部１０５は、データの書き込み時にはトライステートバッファ１０４−１〜１０４−ｎをすべて信号出力状態にし、ビット処理時にはｎ個のトライステートバッファの一部のみを選択的に信号出力状態にして他のトライステートバッファをハイインピーダンスにする。 - 特許庁

A memory array is provided with nonvolatile memory cells (M11-M22) being one set of a first transistor part of a MOS type having an electric charges holding layer and a memory gate and used for storing information and a second transistor part of a MOS type having a control gate and connecting selectively the first transistor part to a bit line.例文帳に追加

メモリアレイは、電荷保持層とメモリゲートを有し情報記憶に用いるＭＯＳ型の第１トランジスタ部と、コントロールゲートを有し第１トランジスタ部を選択的にビット線に接続するＭＯＳ型の第２トランジスタ部とを一組とする不揮発性のメモリセル（Ｍ１１〜Ｍ２２）を備える。 - 特許庁

Whether a data subsystem is to be operated as a cache memory or as a scratchpad memory in which line fetch from an external memory is suppressed is determined, and a control bit is programmed so that the data subsystem can be operated as either the cache memory or the scratchpad memory depending on the determination result.例文帳に追加

データサブシステムをキャッシュメモリとして作動すべきか、または外部メモリからのラインフェッチを抑制するスクラッチパッドメモリとして作動すべきかを判断し、前記判断に応じて前記データサブベースをキャッシュメモリまたはスクラッチパッドメモリのいずれかとして作動させるよう、制御ビットをプログラムする。 - 特許庁

The code word allocation of the code conversion table is carried out such that the code word binding length of decoding time is 3 blocks and q_0≠q_1 is satisfied for an optional information sequence no matter which position of the first and second bits of an information word the insertion position of a DC control bit is inserted.例文帳に追加

この符号変換表の符号語割当ては、復号時の符号語拘束長が３ブロックであり、ＤＣ制御ビットの挿入位置を情報語の第１ビット目と第２ビット目のいずれの位置に挿入しても、任意の情報系列についてｑ_0≠ｑ_1を満たす符号語割当てである。 - 特許庁

An evaluating part 17 evaluates a bit error rate in the judgment output, and when the value is equal to or higher than reference, a control part 8 stops operations of the radio part and the path selecting part in order of an antenna branch in which the maximum value or average value of a signal to interference ratio is small.例文帳に追加

評価部１７はその判定出力におけるビット誤り率を評価し、その値が基準以上であるときに、制御部１８が信号対干渉比の最大値又は平均値が小であるアンテナブランチから順に無線部及びパス選択部の動作を停止させる。 - 特許庁

Eight-bit data set with dip switches are repeated in the form of a serial signal by the INMARSAT satellite from an HSD model and the INMARSAT communication control unit and sent to a shore station which provides transfer service and the data transferred from it are converted into a parallel signal to make 8 LEDs illuminate.例文帳に追加

ディップスイッチで設定した８ビットのデータをシリアル信号にしてＨＳＤモデムおよびインマルサット通信制御ユニットよりインマルサット衛星を中継して、転送サービスを行う海岸局へ送信し、そこから転送されてきたデータをパラレル信号にして８個のＬＥＤを点灯させる。 - 特許庁

The transmission and received signals include a plurality of pilot bits whereby the BTS 10 (MS20) takes synchronization of the first frame and a transmission power control bit whereby the BTS 10 (MS20) requests the adjustment of a second transmission power when the BTS 10 (MS20) transmits the second frame to the MS20(BTS10).例文帳に追加

送信信号及び受信信号は、ＢＴＳ１０（ＭＳ２０）が第１フレームの同期を取るための複数のパイロットビットと、ＢＴＳ１０（ＭＳ２０）がＭＳ２０（ＢＴＳ１０）に第２フレームを送信するときの第２送信電力の調整を求める送信電力制御ビットとを含む。 - 特許庁

When the address after address calculation is not entered in TLB, the process is transferred to a TLB fault handler, in which a TLB control part detects, based on the value of the C bit, whether carry-down from an upper address or carry-up to an upper address has occurred in the address calculation or not.例文帳に追加

アドレス計算後のアドレスがＴＬＢにエントリされていない場合はＴＬＢフォルトハンドラに移行し、ＴＬＢ制御部が、Ｃビットの値に基づいてアドレス計算において上位アドレスからの桁下がりまたは上位アドレスへの桁上がりが発生したか否かを検出する。 - 特許庁

A communication control means 7 transmits first a 1st frame synchronizing signal in compliance with a standard and an N-bit call signal in the case of transmission and then transmits a 2nd frame synchronizing signal that is decided uniquely, an identification signal to identify a communication opposite party and a transmission data signal succeedingly.例文帳に追加

送信時に、通信制御手段７は標準規格に定められた、第一のフレーム同期信号、Ｎビットの呼出信号を最初に送信し、引き続いて独自に定められた、第二のフレーム同期信号、通信相手を識別する識別信号と伝送データ信号を送信する。 - 特許庁

The switched capacitor integration circuit 1 is configured to be capable of switching a connection direction of an input side capacitor C1 by using a switch group (comprising switches SW1 to SW5), and the switch group uses a 1-bit signal for a control signal to switch the connection direction of the input side capacitor C1.例文帳に追加

また、上記スイッチトキャパシタ積分回路１は、スイッチ群（スイッチＳＷ１〜ＳＷ５）にて、入力側キャパシタＣ１の接続方向を切り換え可能に構成されており、該スイッチ群は１ビット信号を制御信号として、入力側キャパシタＣ１の接続方向の切り換えを行う。 - 特許庁

At this time, the control circuit 103 compares corresponding bits of a plurality of received frames with each other, and, when the number of bits having the same value is a predetermined number or more, the value is determined to be the value of the bit and creates the time information, thereby improving the determination accuracy of the time code.例文帳に追加

このとき、制御回路１０３は、前記受信した複数フレームの各対応するビットを比較して、値が同一であるビットの数が所定数以上のとき、当該値を当該ビットの値と判別し、時刻情報を生成することにより、タイムコードの判別精度を向上させる。 - 特許庁

A pre-filter control part 51 controls characteristics of a spatial filter 52 and a temporal filter 53 in a pre-filter part 50 in accordance with a ratio of the encoding difficulty in a bit rate and a ratio between an encoding difficulty of a latest B-picture and an encoding difficulty of a latest I-picture.例文帳に追加

プリフィルタ制御部５１は、ビットレートに対する符号化難易度の比率と、最新のＢピクチャの符号化難易度と最新のＩピクチャの符号化難易度との比率によって表される動き成分とに応じて、プリフィルタ部５０における空間フィルタ５２と時間フィルタ５３の特性を制御する。 - 特許庁

The multiplexers 31, 32 are changed over so as to time-sharingly operate by an analog multiplexer control circuit 5 and they are controlled so that when the analog multiplexer of one side operates and the inputting of its output signal to the n-output bit cells 4 is completed, the analog multiplexer of other side starts its operation.例文帳に追加

２つのアナログマルチプレクサ３１、３２は、アナログマルチプレクサ制御回路５によって時分割に動作するように切換えられ、一方のアナログマルチプレクサが動作して、その出力信号をｎ出力ビットセル４へ入力し終えたら、他方のアナログマルチプレクサが動作を開始するように制御される。 - 特許庁

A buffer circuit of a CMOS configuration is connected between an output node N2 of a flip-flop circuit of a CMOS configuration and a 2nd bit line BL_R for reading data, and also a pair of control nodes N5, N6 of the buffer circuit is connected to a pair of word lines WL, /WL, respectively.例文帳に追加

ＣＭＯＳ構成のフリップフロップ回路の出力節点Ｎ２とデータ読み出し用の第２ビット線ＢＬ＿Ｒとの間にＣＭＯＳ構成のバッファ回路を接続するとともに、バッファ回路の一対の制御節点Ｎ５，Ｎ６を一対のワード線ＷＬ，／ＷＬにそれぞれ接続する。 - 特許庁

When a target message to be sent out is newly sent out (S12: YES), a control unit of the in-vehicle communication device sets a numeral that the high-order bit sequence of an arbitration field of the message to be sent out to a predetermined value (S13), and then starts sending it out (S14).例文帳に追加

車載通信装置の制御部は、送出を試みようとするメッセージについて新たな送出である場合は（Ｓ１２：ＹＥＳ）、送出を試みるメッセージのアービトレーションフィールドの上位ビット列が表す数値を所定値に設定し（Ｓ１３）、送出を開始する（Ｓ１４）。 - 特許庁

The prescribed voltage VTG is set so that bit line potential difference after amplification is assumed to VDL and voltage of the control signal when a current of 1 μm is made to flow in a transistor used in the transfer gate is assumed to VT and 1/5×VDL+VT≤VTG≤1/2×VDL+VT is satisfied.例文帳に追加

所定の電圧ＶＴＧは、増幅後のビット線電位差をＶＤＬ、トランスファーゲートに使用されるトランジスタに１μｍの電流が流れるときの制御信号の電圧をＶＴとして、１／５×ＶＤＬ＋ＶＴ≦ＶＴＧ≦１／２×ＶＤＬ＋ＶＴ、となるようにする。 - 特許庁

An audio/video processing section 39 coverts resolution of video information to control a bit rate of the audio/video code obtained as a result of encoding by the encoder 35 and then a file size of the audio/video code recorded on a recording medium in a recorder 31 can be controlled.例文帳に追加

音声・映像処理部３９で映像情報の解像度を変換することにより、符号化器３５で符号化した結果得られる音声・映像符号のビットレートを制御でき、従って記録器３１内の記録媒体に記録される音声・映像符号のファイルサイズが制御可能となる。 - 特許庁

Also, the device has a common line path transistor PT connected between a bit line BL and a supply node of the prescribed voltage, and drive circuits 5, 10A, 12 driving the memory cell by controlling each of a BL voltage, a PL voltage, a prescribed voltage, and a voltage of a control node of the common line path transistor PT.例文帳に追加

ビット線ＢＬと所定電圧の供給ノード間に接続された共通線パストランジスタＰＴと、ＢＬ電圧、ＰＬ線電圧、所定電圧、および、共通線パストランジスタＰＴの制御ノードの電圧をそれぞれ制御して、メモリセルを駆動する駆動回路５,１０Ａ,１２と、を有する。 - 特許庁

The signal-output circuit SOUT determines the current Ireset on the basis of a current Ifwd+Ibld which is held by the current-holding circuit IMEM, and the reset pulse-control circuit RSTCTL stops the application of the reset voltage Vreset to the selected bit line BL on the basis of the signal FLGRST.例文帳に追加

信号出力回路ＳＯＵＴは、電流保持回路ＩＭＥＭにより保持された電流Ｉｆｗｄ＋Ｉｂｌｄに基づき電流Ｉｒｅｓｅｔを決定し、リセットパルス制御回路ＲＳＴＣＴＬは信号ＦＬＧＲＳＴに基づき選択ビット線ＢＬへのリセット電圧Ｖｒｅｓｅｔの印加を停止する。 - 特許庁

When bit synchronized control light Ss is emitted to the signal light S1 using a mode-locked laser 50, decrease of a carrier resulting from saturation of semiconductor light amplifiers 31 and 32 is decreased, a period for recovering the carrier becomes short, and a rising time of the output light So becomes short.例文帳に追加

このときモードロックレーザ５０を用いて、信号光Ｓ１に対してビット同期した制御光Ｓｓを発生させると、半導体光増幅器３１，３２の飽和に起因するキャリアの減少が少なくなって、キャリア回復までの時間が短くなり、出力光Ｓｏの立ち下がり時間が短くなる。 - 特許庁

A whole control part 19 predicts the amount of generated codes on the basis of a preencoded result by preencoding parts 16 to 18 with encoded streams for N pictures in respective encoding parts 10 to 12 as a unit and determines an output bit rate for distributing the amount to the respective encoding parts 10 to 12.例文帳に追加

全体制御部１９は，各符号化部１０〜１２におけるＮピクチャ分の符号化ストリームを単位として，事前符号化部１６〜１８による事前符号化結果をもとに発生符号量を予測し，各符号化部１０〜１２に配分する出力ビットレートを決定する。 - 特許庁

An SRAM 10 includes: word lines WL; bit lines BL; address decoders 14 for selecting one of the word lines WL in response to an address signal AD; the sense amplifier 18 activated in response to a sense amplifier enable signal SAE; and a sense amplifier control circuit 22 for generating the sense amplifier enable signal SAE.例文帳に追加

ＳＲＡＭ１０は、ワード線ＷＬと、ビット線ＢＬと、アドレス信号ＡＤに応答してワード線ＷＬを選択するアドレスデコーダ１４と、センスアンプイネーブル信号ＳＡＥに応答して活性化されるセンスアンプ１８と、センスアンプイネーブル信号ＳＡＥを生成するセンスアンプ制御回路２２とを備える。 - 特許庁

At the time of transferring data of a magnetic card reader being the input means other than the keyboard, a keyboard control part 201 converts data in accordance with a prescribed data transfer format and takes a break code as the bit constitution of data and transfers it to a keyboard controller 102 through the same PS2 interface 40 as the keyboard 20.例文帳に追加

キーボード以外の磁気カードリーダのデータを転送する場合に、キーボード制御部２０１は当該データを所定のデータ転送フォーマットに従って変換すると共に当該データのビット構成をブレークコードとし、これをキーボードと同じＰＳ２インタフェース４０を介してキーボードコントローラ１０２に転送する。 - 特許庁

A control lines group includes a plurality of first common lines (e.g. bit lines BLs) connecting sides of one end in common to the row and column directions and a plurality of second common lines (e.g. source lines SLs) similarly connecting sides of other end in common with respect to a plurality of magnetic memory elements.例文帳に追加

制御線群は、複数の磁気メモリ素子に対し、一端側を行方向および列方向に共通接続する複数の第１共通線（例えばビット線ＢＬ）と、他端側を同様に共通接続する複数の第２共通線（例えばソース線ＳＬ）を含む。 - 特許庁

The screw fastening device in which a screw held by a chuck jaw block 1 is conveyed to a predetermined fastening position and a screw fastening work is performed by applying a bit to the screw includes a cylinder 2 for applying the gripping force to the chuck jaw block 1 and a control means for controlling actuation of the cylinder 2.例文帳に追加

本発明は、チャック爪ブロック１で把持したビスを所定の締結位置にまで搬送したうえで該ビスにビットを当ててビス締め作業を行うビス締め装置であって、チャック爪ブロック１に把持力を付与するシリンダ２と、シリンダ２を駆動制御する制御手段とを具備する。 - 特許庁

The number of lines of wirings from gate decoders to sub-decoders which is a factor of determination of layout area is decreased and layout area of X system peripheral circuits is reduced by constituting so that sub-decoders 30 of one block being a control unit of bit lines are controlled by two main decoders 10.例文帳に追加

ビット線の制御単位である１ブロック分のサブデコーダ３０を２個のメインデコーダ１０で制御する構成とすることにより、レイアウト面積の決定要因となっていたゲートデコーダからサブデコーダへの配線ＳＧの本数を減らし、Ｘ系周辺回路のレイアウト面積を低減する。 - 特許庁

The writing voltage control circuit 104 changes the voltages to V0 and VP different from each other to be applied to two bit lines when writing data 1, but changes them to the same V0 and V0 or to VP and VP when writing data 0.例文帳に追加

書き込み電圧制御回路１０４は、データ１を書き込むとき、２つのビット線に印加する電位を互いに異なる電位Ｖ０及びＶＰに制御する一方、データ０を書き込むとき、２つのビット線に印加する電位を、互いに同じ電位Ｖ０及びＶ０、又は、ＶＰ及びＶＰに制御する。 - 特許庁

The device 14 divides a multiplexing signal, performs termination processing of the CLTS, identifies and divides a bit necessary to supervisory control between the devices 11 and 14, further reconstructs the CLTS that is subjected to termination processing and generates a signal from the user set device.例文帳に追加

多重化装置１４では多重化信号を分離し、ＣＬＴＳを終端処理し、多重化装置１１と１４との間の監視制御に必要なビットを識別分離し、更に、終端処理されたＣＬＴＳを再構築してユーザ設定装置からの信号を生成する。 - 特許庁

To provide a data transmission apparatus that has a transcoding function capable of converting a bit rate of digital data and can transmit the digital data by utilizing a transmission path such as a radio LAN which can reduce power consumption by performing the switching control of a data supply path.例文帳に追加

ディジタルデータのビットレートを変換可能なトランスコーディング機能を有し、ディジタルデータを無線ＬＡＮ等の伝送路を利用して伝送可能なデータ送信装置であって、データ供給経路の切換制御を行うことで消費電力の低減を図ることができるデータ送信装置を提供する。 - 特許庁

The semiconductor memory is provided with: a plurality of source lines formed in the third direction which is different from the first direction in which a number of word lines extend and the second direction in which a number of bit lines extend; and a source line control circuit to selectively drive the plurality of source lines.例文帳に追加

半導体記憶装置は、複数のワード線が延在する第１の方向及び複数のビット線が延在する第２の方向と異なる第３の方向に沿って形成された複数のソース線と、複数のソース線を選択的に駆動する駆動手段として、ソース線コントロール回路を備える。 - 特許庁

When a control signal ENN reaches a high level under the condition that bit lines (BL, BLZ) and the input terminals (SA, SAZ) of an amplifier circuit are connected by a CMOS switch circuit, the amplifier circuit starts amplifying the readout signal, and the amplified signal is stored.例文帳に追加

ビット線（ＢＬ，ＢＬＺ）と増幅回路の入力端子（ＳＡ，ＳＡＺ）とがＣＭＯＳスイッチ回路によって接続された状態で制御信号ＥＮＮがハイレベルになると、増幅回路において読み出し信号の増幅が開始されるとともに、その増幅された信号が保持される。 - 特許庁

The memory device includes: a memory cell MC to connect a variable cell resistor Rcell and an access transistor AT in series between a plate line PL and a bit line BL; a drive controller; a sense latch circuit 71; and a verify pass latch 74 for an inhibit control and transfer gate circuits TG1.例文帳に追加

可変セル抵抗ＲcellとアクセストランジスタＡＴをプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルＭＣと、駆動制御部と、センスラッチ回路７１と、インヒビット制御のためのヴェリファイパスラッチ７４およびトランスファゲート回路ＴＧ１と、を有する。 - 特許庁

In operation processing of an image accumulation control part which a digital copying machine has, a data bus switching bit is set to 1 (S502) after setting an erase starting point address, an end point address of an erase starting point address register, an erase end point address register (S501), and data on a register for substitute data is selected.例文帳に追加

ディジタル複写機が備える画像蓄積制御部の動作処理では、消去始点アドレスレジスタ、消去終点アドレスレジスタの消去始点アドレス、終点アドレスを設定（Ｓ５０１）した後、データパス切り替えビットを１に設定（Ｓ５０２）し、置き換えデータ用レジスタのデータを選択する。 - 特許庁

A control circuit 11 detects short circuit between sub-bit lines SBL_R and SBL_P connected to the first and second transistors, respectively by comparing current caused to flow to the memory cell when energizing one transistor with current caused to flow to the memory cell when energizing the both transistors.例文帳に追加

制御回路１１は、一方のトランジスタに通電したときにメモリセルに流れる電流と、両方のトランジスタに通電したときにメモリセルに流れる電流とを比較することによって、第１および第２のトランジスタにそれぞれ接続されるサブビット線ＳＢＬ＿Ｒ，ＳＢＬ＿Ｐ間のショートを検出する。 - 特許庁

A protocol processing part 3 executes processing on the basis of three sorts of input information set by a user and concerned with link fault detection results, four-bit switching control information and terminal information which are inputted from a network side port #1 processing part 4 and a network side port #2 processing part 5.例文帳に追加

プロトコル処理部３はネットワーク側ポート＃１処理部４及びネットワーク側ポート＃２処理部５から入力されるリンク障害検出結果及び４ビットの切替え制御情報と、さらに終端情報とに関するユーザ設定の３種類の入力情報を基に処理を実施する。 - 特許庁

The selector line selectively outputs all m-bits of the weight number setting resistor or the m-bits in which 0 is added by k-bits to the highest-order side of the (m-k) bits except the k-bit of the lowest-order to the weight control circuit 115 according to a clock selection signal S0 showing the change of clock frequency.例文帳に追加

セレクタ列はクロック周波数の変化を示すクロック選択信号Ｓ０により、ウエイト数設定レジスタの全ｍビットか最下位のｋビットを除く（ｍ−ｋ）ビットの最上位側に０をｋビット加えたｍビットかを選択してウエイト制御回路１１５へ出力する。 - 特許庁