「control bit」に関連した英語例文の一覧と使い方(32ページ目) - Weblio英語例文検索

The semiconductor device includes a sense amplifier SA including an equalizing circuit for equalizing a pair of bit lines BLT and BLB, an equalizing control circuit 64 for converting an amplitude of an equalizing signal EQB into a VDD level, and a word driver WD for controlling a sub-word line SWL according to a timing signal.例文帳に追加

ビット線対ＢＬＴ，ＢＬＢをイコライズするイコライズ回路を含むセンスアンプＳＡと、イコライズ信号ＥＱＢの振幅をＶＤＤレベルに変換するイコライズ制御回路６４と、タイミング信号に基づいてサブワード線ＳＷＬを制御するワードドライバＷＤとを備える。 - 特許庁

A control circuit 7a inputs frequency division number setting data, which are inputted to a frequency divider circuit 2, extracts (n) pieces of bits from a predetermined prescribed part in these data and outputs the gain control signal 13 to the gain switcher 6 so that the gain switcher 6 can switch the loop gain by controlling the switch elements corresponding to bit constitution of the extracted bits.例文帳に追加

制御回路７ａは、分周回路２に入力される分周数設定データを入力して、このデータのあらかじめ決められた所定部分からｎ個のビットを抽出し、抽出したビットのビット構成に応じて利得切替器６がスイッチ素子を制御してループ利得を切り替えるように利得切替器６に利得制御信号１３を出力する。 - 特許庁

A control circuit 18a and a timing control circuit 18b select the first word line and a second word line which is different from the first word line and which shares a pair of bit lines with the first word line, and executes a refresh operation of a memory cell connected to the word lines at a second frequency which is higher than a first frequency of a clock signal supplied from the outside.例文帳に追加

制御回路１８ａ及びタイミング制御回路１８ｂは、第１のワード線とビット線対を共有する第１のワード線とは異なる第２のワード線を選択し、当該ワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行する、ことを特徴とする。 - 特許庁

The image decoding apparatus 100 also includes a control part 130 to refer to a first control information for locating an area in a frame memory 170 in which the first decoded image signal may be stored and notify the image decoding part 120 of the area in the frame memory 170 in which the reference image to be referred at the time of decoding of the encoded bit stream 111 is stored.例文帳に追加

この画像復号装置１００は、さらに、第１復号画像信号が格納されるフレームメモリ１７０の領域を特定するための第１管理情報を参照して、画像復号部１２０に符号化ビットストリーム１１１の復号の際に参照する参照画像が格納されているフレームメモリ１７０の領域を通知する制御部１３０とを備える。 - 特許庁

Further, since the second bite of an error releasing command 82 is made "2AH(00101010B)" obtained by performing bit reversing of the error command 81, when the display control board D can accurately receive the error releasing command 82 together with the error command 81 and brings the error display back to original display before the error, it can be confirmed that no disconnection is present in the signal line to transmit the control command.例文帳に追加

また、エラー解除コマンド８２の２バイト目は、エラーコマンド８１に対してビット反転された「２ＡＨ（00101010B）」とされているので、表示用制御基板Ｄがエラーコマンド８１と共に、エラー解除コマンド８２を正確に受信してエラー表示をエラー前の元の表示に戻すことができれば、制御用コマンドを送信する信号線に断線がないことを確認することができる。 - 特許庁

To provide an apparatus enabling releasing a working device lift holding by an electric motor 31 if a position lever 30 is operated a bit toward a lifting side after the working device is lifted by operating a position control lever by the electric motor 31 in a working vehicle where the position control valve for lifting the working device is operated by the position lever 30 or the electric motor 31.例文帳に追加

作業装置昇降用のポジション制御弁がポジションレバー３０や電動モータ３１によって操作される作業車において、電動モータ３１によるポジション制御弁の操作によって作業装置が上昇された後、ポジションレバー３０をわずかに上昇側に操作すれば、電動モータ３１による作業装置上昇保持を解除できるようにする。 - 特許庁

A method of controlling a transmission rate has a step in which a radio circuit control station notifies a mobile station of the guaranteed bit rate in the logic channel, and a step in which the mobile station controls the transmission rate of uplink user data without conforming to an instruction of the relative rate control channel transmitted from a cell to which the mobile station is connected.例文帳に追加

本発明に係る伝送速度制御方法は、無線回線制御局が、移動局に対して、論理チャネルにおける補償伝送速度を通知する工程と、移動局が、当該移動局が接続されているセルから送信された相対速度制御チャネルによる指示に従うことなく、上りユーザデータの伝送速度を制御する工程とを有することを要旨とする。 - 特許庁

The unit cell 200 of a multi bit nonvolatile memory element comprises a plurality of channels 215 and 220 formed vertically, storage nodes 225 and 230 formed vertically on the outside of that channel, a control gate 240 surrounding the upper part of that channel and storage node and the side face of the storage node, and an insulating film 235 interposed between that channel, storage node and control gate.例文帳に追加

マルチビット不揮発性メモリ素子の単位セル２００は、垂直に形成された複数のチャンネル２１５，２２０と、そのチャンネルの外側に垂直に形成されたストレージノード２２５，２３０と、そのチャンネル及びストレージノードの上部とストレージノードの側面とを取り囲んでいる制御ゲート２４０と、そのチャンネル、ストレージノード及び制御ゲートの各間に介在された絶縁膜２３５と、を含む。 - 特許庁

The cache memory has a primary cache memory 11 which has primary ways WAY0 and WAY1 containing data and address with bit LRU0 and 1, circuit 13 for determination of the above WAYs as old way which is not accessed for the most long time, and a circuit 14 for control the primary cache by inverting only the bit (bit LRU0 or LRU1) in the above old way.例文帳に追加

０または１の値をとるビットＬＲＵ０、ビットＬＲＵ１とともに、データおよびアドレスをそれぞれ保持する二つの一次ウェイＷＡＹ０および一次ウェイＷＡＹ１を有する一次キャッシュメモリ１１と、ビットＬＲＵ０、ビットＬＲＵ１のパターンに基づいて、一次ウェイＷＡＹ０、一次ウェイＷＡＹ１のうちいずれのウェイが、時間的に最も長い間アクセスされていないデータを保持するオールドウェイであるかを判定する一次オールドウェイ判定回路１３と、オールドウェイがアクセスされた場合、当該オールドウェイに保持されているビット（ビットＬＲＵ０またはビットＬＲＵ１）のみを反転せる一次キャッシュ制御回路１４とを備えている。 - 特許庁

A clock gating control circuit 40 imparts a synchronization clock CLK2a to the synchronization register 20 only when discordance between input data and output data of the synchronization register 20 occurs, and a clock gating control circuit 50 imparts a synchronization clock CLK2b to the synchronization register 30 only when discordance between input data and output data of the synchronization register 30 occurs and when a bit width designation signal BT8 is in an L level.例文帳に追加

クロックゲーティング制御回路４０は、同期化レジスタ２０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ａを同期化レジスタ２０に与え、クロックゲーティング制御回路５０は、ビット幅指定信号ＢＴ８がＬレベルであり、同期化レジスタ３０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ｂを同期化レジスタ３０に与える。 - 特許庁

In the output component, the output from a input multiplexer 202 is clock driven by a cycle counter 200, stepped through the bit of a programmable control register 201, and connected with the D inputs of two D flip-flops 203 and 204 to transit their Q outputs with the positive and negative edges of a clock.例文帳に追加

出力構成要素では、入力マルチプレクサ２０２の出力は、サイクル・カウンタ２００でクロック駆動され、プログラム可能制御レジスタ２０１のビットを通してステップしかつ２つのＤフリップフロップ２０３と２０４のＤ入力に接続され、それらのＱ出力を、それぞれ、クロックの正エッジ、負エッジで遷移させる。 - 特許庁

This device is a semiconductor integrated circuit device in which a ROM circuit 1 and a control circuit 68 controlling data access for the ROM circuit, when data access by continuous addresses is performed, address signals of a plurality of bits in which only values of one bit are varied successively are outputted.例文帳に追加

ＲＯＭ回路１と、ＲＯＭ回路に対するデータアクセスを制御する制御回路６８とが内蔵された半導体集積回路装置であって、制御回路は、ＲＯＭ回路に対して、連続アドレスによるデータアクセスを行なう際に、１ビットのみ値が順次変化する複数ビットのアドレス信号を出力する。 - 特許庁

The own weight of the driver tool 4 rotatably driving the driver bit 42 engaged with the screw head and moving section 2a of the moving position control mechanism 2 can be offset, and consequently, a screw can be screwed into a workpiece by the pressing force of the moving section 2a as thrust without being affected by the own weight.例文帳に追加

そのため、ねじ頭部に係合可能なドライバビット４２を回転駆動するよう構成されたドライバツール４と移動位置制御機構２の移動部２ａとの自重を相殺でき、これらの自重による影響を受けることなく、移動部２ａが持つ押圧力を推力としてねじをワークにねじ込むことができる。 - 特許庁

The slew rate of rising Tr and falling Tf of SysCLk_-SL is set by the control bit signal so that the level of the interference signal in the RF transmission frequency signal of the DCS1800 and the PCS1900 caused by the higher harmonic wave of a fundamental frequency of SysCLk_-SL achieves the standard of GMSK.例文帳に追加

ＳｙｓＣＬｋ＿ＳＬの基本周波数の高調波によるＤＣＳ１８００とＰＣＳ１９００とのＲＦ送信周波数信号での妨害信号のレベルがＧＭＳＫの規格を達成するように、ＳｙｓＣＬｋ＿ＳＬの立ち上がりＴｒと立ち下がりＴｆのスリューレートが制御ビット信号により設定される。 - 特許庁

A rounding digit matching circuit 17 outputs the multiplied result H of this floating point multiplier from the output D0 and D1 of an exponent part adder 13 and the output C0 and C1 of the mantissa part adder 12 with the sticky bit S, the post- rounding normalization signal G and the carry X as control signals.例文帳に追加

丸め桁合わせ回路１７は、スティッキービットＳ、および、丸め後正規化信号Ｇ、桁上がりＸを制御信号として指数部加算器１３の出力Ｄ０、および、Ｄ１と、仮数部加算器１２の出力Ｃ０、および、Ｃ１とから浮動小数点乗算器の乗算結果Ｈを出力する。 - 特許庁

The controller 50 supplies the light source 42 with a control pulse signal CS for flickering the light source 42 in two-level state by repeating a pulse sequence pattern consisting of a plurality of bits of a fixed number, each bit of which can take two states of a first level for lighting the light source 42 and a second level for unlighting the light source 42.例文帳に追加

制御装置５０は、各ビットが光源４２を点灯させる第１レベルと消灯させる第２レベルの２状態を取ることができる一定数の複数ビットから成るパルス列パターンを繰り返すことによって、光源４２を２値状態で明滅させる制御パルス信号ＣＳを光源４２に供給する。 - 特許庁

When starting the execution of game control, the numerical value data are read from the random numerical value register, and a bit value of random number latch flag data RDFM0 and random number latch flag data RDFM1 is changed to "0" from "1", thereby setting the corresponding random number latch flag to the off-state (step S120 to step S123 or the like).例文帳に追加

遊技制御の実行が開始されるときには、乱数値レジスタから数値データを読み出して、乱数ラッチフラグデータＲＤＦＭ０や乱数ラッチフラグデータＲＤＦＭ１のビット値を“１”から“０”へと変化させることなどにより、対応する乱数ラッチフラグをオフ状態に設定する（ステップＳ１２０〜ステップＳ１２３など）。 - 特許庁

The first instruction decoder is provided with a re- configurable circuit for changing a circuit constitution according to the control signals so as to perform decoding according to the relation of the codes of the field and the decoded result set to reduce the number of times of the change of the bit value of the field in which the kinds of the codes to be used is limited.例文帳に追加

第１の命令デコーダは、使用されるコードの種類が限定されるフィールドのビットの値が変化する回数が少なくなるように設定された、当該フィールドのコードとデコード結果との関係に従ってデコードを行うように、制御信号に応じて回路構成の変更を行うリコンフィギュアラブル回路を有する。 - 特許庁

the file server is accessed by the network and the web browser, the target is selected out of a plurality of fail bit maps stored in the file server using the display control file and taken in the memory, defect analyzed result of the memory chip is displayed on the display device.例文帳に追加

上記ネットワークとｗｅｂブラウザにより上記ファイルサーバにアクセスし、上記ファイルサーバに格納されている複数のフェイルビットマップの中から目的のものを上記表示制御ファイルを用いて選択して上記メモリに取り込んで、上記メモリチップの不良解析結果を上記ディスプレイ装置に表示させる。 - 特許庁

To improve the inductance precision of an inductor formed in a bias circuit, further, to easily control inductance value and to suppress stray capacitance to a minimum, in a wiring board suitable for semiconductor laser module, with which the data of large capacity can be communicated at a high speed by increasing a bit rate.例文帳に追加

ビットレートを増大させて高速に大容量のデータを通信できる半導体レーザモジュール用として好適な配線基板であり、またバイアス回路に形成されるインダクタのインダクタンス精度が向上し、さらにインダクタンス値を容易に調整でき、かつ浮遊容量を最小限にし得るものとすること。 - 特許庁

The memory controller 200 includes a rectangular area specification register 210 for specifying a rectangular area in a display area, an address generation circuit 220 for generating an address of a memory corresponding to the position of each pixel in the rectangular area, a color specification register 230 for specifying specific pixel data, and a bit block transfer control register 240.例文帳に追加

メモリコントローラ２００は、表示領域内に矩形領域を指定するための矩形領域指定レジスタ２１０と、矩形領域内の各画素の位置に対応するメモリのアドレスを生成するアドレス生成回路２２０と、指定画素データが指定される色指定レジスタ２３０と、ビットブロック転送制御レジスタ２４０とを含む。 - 特許庁

In the motherboard for control system with a microcomputer mounted thereon, for which a plurality of I/O ports are set and a plurality of connectors are connected in circuit, bit arrangement of the plurality of I/O ports is connected in the circuit, identically with the plurality of connectors, and the I/O unit substrate can be fixed perpendicular to the plurality of connectors.例文帳に追加

複数の入出力ポートを設定したマイコンと回路接続された複数のコネクターを搭載した制御システム用のマザーボードにおいて、複数のコネクターに複数の入出力ポートのビット配列を同一に回路接続するとともに、入出力ユニット基板を複数のコネクターに直立に装着できる配置とする。 - 特許庁

When the execution of game control is to be started, the game machine reads the numerical data from the random number value register and varies the bit value of random number latch flag data RDFM0 and random number latch flag data RDFM1 from "1" to "0" to set a corresponding random number latch flag to the off condition (e.g., Step S120 to Step S123).例文帳に追加

遊技制御の実行が開始されるときには、乱数値レジスタから数値データを読み出して、乱数ラッチフラグデータＲＤＦＭ０や乱数ラッチフラグデータＲＤＦＭ１のビット値を“１”から“０”へと変化させることなどにより、対応する乱数ラッチフラグをオフ状態に設定する（ステップＳ１２０〜ステップＳ１２３など）。 - 特許庁

Since the second bite of an error command 81 is made "55H(01010101B)" which is set and reset at an interval of one bit, when a display control board D accurately receives the error command 81 and displays it, it is confirmed that no bridge (short circuit) between signal lines is present in the signal line to transmit the controlling command.例文帳に追加

エラーコマンド８１の２バイト目は、１ビット置きにセット及びリセットされた「５５Ｈ（01010101B）」とされているので、表示用制御基板Ｄがエラーコマンド８１を正確に受信してエラー表示をすれば、制御用コマンドを送信する信号線に信号線同士のブリッジ（短絡）がないことを確認することができる。 - 特許庁

The output buffer control signal generator 131 reduces a high frequency component included in communication waves of communication signals on shifting from dominant to recessive to prevent ringing of communication waves by gradually increasing impedance of the transistors 132 and 133 during one bit time of a communication signal representing dominant.例文帳に追加

そして、出力バッファ制御信号生成部１３１は、ドミナントを表す通信信号の１ビット時間において、トランジスタ１３２，１３３のインピーダンスを徐々に高くすることにより、ドミナントからレセッシブへの変化時における通信信号の通信波形に含まれる高周波成分を低減して通信波形のリンギングを抑制する。 - 特許庁

When the code error rate measuring apparatus 10 conducts a code error rate measurement test of an object 13 to be measured, the error detector 12 outputs the control signal on the basis of a result of bit error detection and automatically adjusts the amplitude of the test data signal, an offset voltage, and a phase relation between the test data signal and the clock signal.例文帳に追加

符号誤り率測定装置１０は、被測定物１３の符号誤り率測定試験に際して、エラー検出器１２は、ビットエラーの検出結果に基づいた制御信号を出力し、テストデータ信号の振幅及びオフセット電圧、並びに、テストデータ信号とクロック信号との位相関係を自動調整する。 - 特許庁

The image display device is provided with: an input (21) to which digital image signals are inputted; an information detection/separation circuit (2) which detects and separates frame coding information and information relative to bit rate from the digital image signals; an image corrector (10) which subjects the digital image signals to a contour correction/noise reduction process; and a control circuit (11).例文帳に追加

デジタル画像信号が入力される入力部(21)と、デジタル画像信号から、フレーム符号化情報及びビットレートに関する情報を検出して分離する情報検出・分離回路(2)と、デジタル画像信号に対し輪郭補正／ノイズ低減処理を行う画質補正部(10)と、制御回路(11)とを備える。 - 特許庁

When a prescribed error (for example, prize ball error, full tank error or ball exhaustion error) occurs to disable the putting out of prize balls, the microcomputer for putout control sets a data indicating the ongoing preparation for putting out the prize balls by changing the prescribed bit of the reception ACK signal and transmits the reception ACK signal set.例文帳に追加

払出制御用マイクロコンピュータは、所定のエラー（例えば、賞球エラー、満タンエラー、球切れエラー）が発生して賞球払出が不可能な状態のときに、賞球払出の準備中である旨を示すデータを、受信ＡＣＫ信号の所定ビットを異ならせることにより設定し、当該設定がなされた受信ＡＣＫ信号を送信する。 - 特許庁

The interrupt handler authenticates whether the access by the ROM rewriting program is authorized, and performs access for rewriting the write protect bit WP in a control register 152 to '0' and re-sets the write protect of the flash BIOS-ROM 18, and stops the rewriting when deciding that the access is not authorized.例文帳に追加

割り込みハンドラは、ＲＯＭ書き換えプログラムによるアクセスが正当なものであるか否かの認証を行い、正当なアクセスではないと判定した場合には、書き換えを阻止するために、制御レジスタ１５２内のライトプロテクトビットＷＰを“０”に書き換えるアクセスを実行し、フラッシュＢＩＯＳ−ＲＯＭ１８のライトプロテクトを再設定する。 - 特許庁

The controller 50 supplies the light source 42 with a control pulse signal CS for blinking the light source 42 in a binary state by repeating a pulse sequence pattern consisting of a plurality of bits of a fixed number, each bit of which takes two states of a first level for turning on the light source 42 and a second level for turning off the light source 42.例文帳に追加

制御装置５０は、各ビットが光源４２を点灯させる第１レベルと消灯させる第２レベルの２状態を取ることができる一定数の複数ビットから成るパルス列パターンを繰り返すことによって、光源４２を２値状態で明滅させる制御パルス信号ＣＳを光源４２に供給する。 - 特許庁

The SRAM device 100 is provided with (1) a SRAM array 110 connected to a peripheral circuit 120 of a row by a word line and connected to a peripheral circuit 130 of a column by a bit line and (2) a low voltage control circuit 140 of the array applying an intensified low operating voltage V_ESS to the SRAM array during at least a part of the active mode.例文帳に追加

本発明のSRAMデバイス100は、(1)ワードラインによってローの周辺回路120に接続され、ビットラインによってカラムの周辺回路130に接続されるSRAMのアレー110と、(2)アクティブモードの少なくとも１部の間、増強された低動作電圧Ｖ_ESSを前記SRAMのアレーに与えるアレーの低電圧制御回路140とを有する。 - 特許庁

The instruction processing device for successively executing the plurality of instructions of different lengths is equipped with: data buses 11-14 to transfer the instruction code of the maximum instruction length to the post stage at once; and a pointer control circuit 8 for adding a value to a pointer in accordance with an instruction length bit 6 added to the instruction code.例文帳に追加

複数の異なった長さの命令を順次実行する命令処理装置において、命令長が最大の命令コードを１度に後段に渡せるだけの数のデータバス１１〜１４と、命令コードに付加された命令長ビット６に応じてポインタに値を加算するポインタ制御回路８を備える。 - 特許庁

A transmission power control discrimination section 112 discriminates whether or not transmission power is a prescribed value or below on the basis of an instruction outputted from a TPC bit discrimination section 111 and outputs an instruction of transmission of power of a prescribed value to a transmission power value decision section 113 when the transmission power is the prescribed value or below.例文帳に追加

送信電力制御判定部１１２は、ＴＰＣビット判定部１１１から出力された指示に基づいて、送信電力が所定の値以下になるかを判定し、所定の値以下になる場合は所定の値で電力を送信する指示を送信電力値決定部１１３に出力する。 - 特許庁

A comparator 8 executes automatic threshold control(ATC) for a differential output signal Sd from the differential amplifier 7 by resistor elements R10, R11 and a capacitor C12 and sends digital output data Sf in which all 1-bit data in the received signal Sa are raised by comparison using the ATC.例文帳に追加

更に、この差動増幅の差動出力信号Ｓｄをコンパレータ８が抵抗素子Ｒ１０，Ｒ１１及びコンデンサＣ１２によって自動閾値制御（ＡＴＣ）を行い、この自動閾値制御による比較で受信信号Ｓａにおける全ての１ビットデータが立ち上がったデジタル出力データＳｆを送出する。 - 特許庁

The CCD camera 14 of this embodiment is provided to receive the light on a face perpendicular to the direction of an arrow Q which differs several degrees from the direction of the arrow P and outputs image data transformed to 8-bit luminance signal, for example, per pixel to the control section 18 depending on the intensity of the received light.例文帳に追加

本実施の形態のＣＣＤカメラ１４は、矢印Ｐの方向とは数度異なる矢印Ｑの方向に垂直な面で光を受光するように設けられており、受光した光の強度に応じて画素毎に例えば８ビットの輝度信号に変換した画像データを制御部１８に出力する。 - 特許庁

The read/write control circuit 3 applies different voltages depending on the information to be written in the bit lines BL0 to BL3 corresponding to a plurality of memory cells MC1-0 to MC1-3 when writing the information into a plurality of the memory cells MC1-0 to MC1-3 connected to the same word line WL1.例文帳に追加

読み出し／書き込み制御回路３は、同一のワード線ＷＬ１に接続された複数のメモリセルＭＣ１−０〜ＭＣ１−３に情報を書き込む際、複数のメモリセルＭＣ１−０〜ＭＣ１−３に対応するビット線ＢＬ０〜ＢＬ３に、書き込もうとする情報によって異なる電圧を印加する。 - 特許庁

In the sound surrounding system 10, a signal synthesizer 3 recognizes types of an input signal inputted from an input part 1, creates a control signal s, and inputs it to an amplifier for a sub-woofer 6a of a 1 bit signal amplifier 6, an amplifier for a rear left channel 6b, and an amplifier for a rear right channel 6c.例文帳に追加

サラウンドシステム１０において、信号合成部３は入力部１から入力される入力信号の種類を認識して制御信号ｓを生成し、１ビット信号増幅器６のサブウーファー用増幅器６ａ、リア左チャンネル用増幅器６ｂ、およびリア右チャンネル用増幅器６ｃに入力する。 - 特許庁

An N-bit up/down counter 1 counts a period of a PWM input 21 for generating a deviation value from the 50% of a duty as control command data 33, a determination signal having not less or not more than the 50% of the duty is generated by an underflow signal for outputting as an acceleration or deceleration command of the drive circuit of a brushless motor.例文帳に追加

ＰＷＭ入力２１の周期をＮビットアップダウンカウンタ１でカウントしてデューティが５０％からの偏差値を制御指令データ３３として生成し、アンダーフロー信号によりデューティが５０％以上か以下かの判定信号を生成し、ブラシレスモータの駆動回路の加速指令または減速指令として出力する。 - 特許庁

An image processor comprises: a memory control circuit for receiving pixel data for multiple frames in order of the frames, and storing it in a frame memory; an image processing circuit for using a high-order bit portion of the pixel data stored in the frame memory to generate processed pixel data; and an output circuit for outputting the processed pixel data.例文帳に追加

画像処理装置は、複数のフレームの画素データを、フレームの順番に受信し、フレームメモリに記憶するメモリ制御回路と、フレームメモリに記憶された画素データの上位ビット部分を利用して処理済み画素データを生成する画像処理回路と、処理済み画素データを出力する出力回路とを備える。 - 特許庁

A circuit control device 13 encodes the voice not for the public address by a first voice codec system, encodes the voice for the public address by a second voice codec system having a high bit rate, and controls so that the voice for the public address is communicated by using a larger number of slots than that of the voice not for the public address.例文帳に追加

回線制御装置１３が、第１の音声コーデック方式により非拡声用の音声を符号化し、ビットレートが高い第２の音声コーデック方式により拡声用の音声を符号化し、また、非拡声用の音声と比べて多い数のスロットを使用して拡声用の音声を通信する、ように制御する。 - 特許庁

The distribution server distributes a plurality of video data subjected to coding and compression to one or more apparatuses connected to the network at the same time, and is provided with: a means for classifying the plural video stream data into groups; and a control means for decreasing a bit rate of a particular stream data in one and same group.例文帳に追加

ネットワークに接続された一つまたは複数の機器に、符号化圧縮された複数の映像データを同時に配信可能な配信サーバにおいて、該複数の映像ストリームデータをグループに分類する手段と、同一グループ内の特定のストリームデータのビットレートを低くする制御手段とを備えることを特徴とする。 - 特許庁

Corresponding to the compared result of an analog signal and a prescribed level, a transmitter sends out a transmitting signal containing any one of a digital signal, with which the digital conversion of the analog signal is performed, and a digital signal, with which the digital conversion of the analog signal is performed after analog amplification, and a control bit C expressing the compared result.例文帳に追加

送信機は、アナログ信号と所定のレベルとの比較結果に応じて、アナログ信号をディジタル変換したディジタル信号とアナログ信号をアナログ増幅した後にディジタル変換したディジタル信号とのうちのいずれか一方と、前記比較結果を表すコントロール・ビットＣとを含む送信信号を送出する。 - 特許庁

The integrated circuit for printer (memory control ASIC 10) is configured to serve as a circuit having a capability to grasp a data receiving interface from a specific group of bits in a command on a data_cmd bus, and a capability to grasp the data receiving interface from the group of bits with some bit values (bit7 values) treated as "0".例文帳に追加

印刷装置用集積回路（メモリ制御ＡＳＩＣ１０）を、data_cmdバス上のコマンド中の特定のビット群から，データが受信されたインタフェースを把握する機能と、それらのビット群から、幾つかのビット値（bit7の値）を“０”として取り扱って、データが受信されたインタフェースを把握する機能とを有する回路として、構成しておく。 - 特許庁

The semiconductor memory device is equipped with: a memory block including a plurality of word lines, a plurality of bit lines and a plurality of memory cells; an oscillation circuit with a delay speed adjustment circuit to be controlled based on a test signal added thereto; and an access control circuit for sequentially accessing the plurality of memory cells based on an output of the oscillation circuit in refresh mode.例文帳に追加

半導体記憶装置は、複数のワード線と、複数のビット線と、複数のメモリセルとを含むメモリブロックと、テスト信号に基づいて制御される遅延速度調整回路が付加された発振回路と、リフレッシュモード時、発振回路の出力に基づいて複数のメモリセルを順次アクセスするアクセス制御回路と、を備える。 - 特許庁

Corresponding to the bit value of transmission data branching off by a transmission control circuit 11, an address forming circuit 12 forms addresses and outputs them and lets the spread signal memory 13 output the spread signal data of a first to a 256th sample or the spread signal data of a 128th to a 256th sample, and a first to a 127th sample.例文帳に追加

アドレス生成回路１２は、送信制御回路１１により分岐された送信データのビット値に応じて、アドレスを生成出力し、拡散信号メモリから、第１から第２５６サンプルまで、または、第１２８から第２５６サンプルまでと第１から第１２７サンプルまでの拡散信号データを出力させる。 - 特許庁