「memory processor」に関連した英語例文の一覧と使い方(46ページ目) - Weblio英語例文検索

An address prediction part 11 specifies address information of a memory at which it is predicted that write access is to occur soon determining from the situation (to be more concretely, cache line management information held by a cache line or the like) of memory access, for a memory device attached to a CPU constituting an information processor 3.例文帳に追加

アドレス予測部１１は、情報処理装置３を構成するＣＰＵ付属のメモリ装置に対し、メモリアクセスの状況（より具体的には、キャッシュラインが保持するキャッシュライン管理情報など）から判断して、近々に書き込みアクセスが発生することになると予測されるメモリのアドレス情報の特定を行う。 - 特許庁

A data shift instruction is defined as an instruction to set the number of data units to be shifted in the configuration of data blocks to a processor unit under the data shift instruction, and the processor unit depending on the data shift instruction is constituted so that the data units in the number equivalent to the number set by the data shift instruction can be shifted between a data memory and an intermediate memory unit.例文帳に追加

データシフト命令とは、プロセッサユニットに当該データシフト命令によって、データブロックの形態でシフトすべきデータユニットの数を設定するものであると定義され、プロセッサユニットは、これがデータシフト命令に依存して、データシフト命令により設定された数に相応する数のデータユニットをデータメモリと中間メモリユニットとの間でシフトするように構成する。 - 特許庁

This page printer controller 10 is equipped with an instruction process, a printer video processor equipped with a video port, cache memories for data and for instruction, a memory controller for connecting mutually the printer video processor to an external memory and the cache memories for data and for instruction, and an input/output controller for connecting mutually the page printer controller to an input/output port.例文帳に追加

ページ・プリンタ・コントローラ（１０）は命令プロセス、ビデオ・ポートを備えたプリンタ・ビデオ・プロセッサ、データ用および命令用キャッシュ・メモリ、プリンタ・ビデオ・ブロセッサを外部メモリおよびデータ用と命令用キャッシュ・メモリと相互接続するためのメモリ・コントローラ、およびページ・プリンタ・コントローラを入出力ポートと相互接統するための入出力コントローラを備えている。 - 特許庁

The general-purpose controller comprises a plurality of field device I/O ports connected to a processor through a communication means, a composition communication port which is connected to the processor and a memory and enables composition of the controller using a programming routine, and a second communication port which connects a user interface part to the controller intermittently and displays information stored in the memory of the controller.例文帳に追加

汎用コントローラは、プロセッサに通信により接続された複数のフィールドデバイス入出力ポートと、プロセッサおよびメモリに接続されて、プログラミングルーチンを用いてコントローラを構成可能にする構成通信ポートと、ユーザインターフェース部をコントローラに間欠的に接続してコントローラのメモリ内に記憶された情報を表示する第２通信ポートを備える。 - 特許庁

A nonvolatile memory is eliminated from the portable information terminal equipment and in a configuration making the portable information terminal equipment and a master information processor connectable through a bus, a program to be ran buy the CPU of the portable information terminal equipment is transferred from the master information processor through the bus to the portable information terminal equipment and stored in the volatile memory.例文帳に追加

携帯情報端末装置から不揮発性メモリをなくすとともに、携帯情報端末装置と親情報処理装置とをバスを介して接続可能な構成とし、携帯情報端末装置のＣＰＵが実行するプログラムは親情報処理装置からバスを介して携帯情報端末装置に転送して揮発性メモリに格納するようにした。 - 特許庁

A simple online system applied between the Internet and an information processor is provided with a memory storing an online program, an activation program and a net address, a press key, a network connector, a microprocessor and a casing independent on the outer side of the information processor, where the memory, the press key, the network connector and the microprocessor are housed.例文帳に追加

インタネットと情報処理装置との間に適用される簡易オンライン装置であって、オンライン・プログラム、起動プログラム及びネットアドレスが記憶されてあるメモリと、押キーと、ネットワーク・コネクタと、マイクロプロセッサと、前記情報処理装置の外側に独立し、これに前記メモリ、前記押キー、前記ネットワーク・コネクタ、及び前記マイクロプロセッサが収容されるケーシングと、を備えてなるものである。 - 特許庁

In a processor 101 on the side assuring a store sequence, when store access 127 started after a store sequence assurance request 133 is reflected in a shared memory 120, a sequence assurance flag 136 is set, and when store access 125 before the request 133 is reflected in the memory 120 or in the cache 124 of another processor 102, it is reset.例文帳に追加

ストア順序を保証する側のプロセッサ１０１において、ストア順序保証リクエスト１３３以降に開始したストアアクセス１２７が共有メモリ１２０に反映されると順序保証フラグ１３６がセットされ、該リクエスト１３３以前のストアアクセス１２５が共有メモリ１２０および他プロセッサ１０２のキャッシュ１２４に反映されるとリセットされる。 - 特許庁

The computer system comprises: the processor having various operation modes at different privilege levels; an exclusive memory field associated with a specific operation mode among various operation modes; and a connecting section for connecting the processor and exclusive memory field in response to the specific operation mode.例文帳に追加

本発明の１つの側面によれば、本発明は、特権レベルが異なる動作モードを複数備えたプロセッサと、前記複数の動作モードのうちの特定の動作モードに関連付けられた専用記憶領域と、前記動作モードに応じて前記プロセッサと前記専用記憶領域とを接続する接続部と、を備えることを特徴とするコンピュータシステムを提供することができる。 - 特許庁

A page printer controller (10) is provided with an instruction process, a printer video processor equipped with a video port, cache memories for data and for instruction, a memory controller for interconnecting the printer video processor with an external memory and the cache memories for data and for instruction, and an input/output controller for interconnecting the page printer controller with an input/output port.例文帳に追加

ページ・プリンタ・コントローラ（１０）は命令プロセス、ビデオ・ポートを備えたプリンタ・ビデオ・プロセッサ、データ用および命令用キャッシュ・メモリ、プリンタ・ビデオ・ブロセッサを外部メモリおよびデータ用と命令用キャッシュ・メモリと相互接続するためのメモリ・コントローラ、およびページ・プリンタ・コントローラを入出力ポートと相互接統するための入出力コントローラを備えている。 - 特許庁

A conditional branching discrimination part 1 for judging that an instruction read from an external memory or a cache memory is a conditional branching instruction for program debugging is provided inside this data processor, and in the case that the decided result is the conditional branching instruction, a conditional branching instruction detection result signal for generating a cache memory error is reported to the built-in cache memory 3.例文帳に追加

データ処理装置内にプログラムデバッグ用として、外部メモリまたはキャッシュメモリから読み込まれた命令が条件分岐命令であることを判定する条件分岐判別部１を持たせ、その判定結果が条件分岐命令であった場合には、内蔵しているキャッシュメモリ３に対してキャッシュメモリミスを発生させるための条件分岐命令検出結果信号を通知する。 - 特許庁

After booting, host information is given to the host and when the effect is confirmed, in order to give information on the start of processing to the processor, an interruption signal is generated and released by the access operation of a message performed by way of the special memory area of a dual port memory.例文帳に追加

ブート後はブート情報をホストへ通知し、その旨を確認したならば処理装置へ処理開始の情報を通知するため、デュアルポートメモリの特別なメモリエリアを介して行うメッセージのアクセス動作による割込信号の発生と解除で行う。 - 特許庁

To reduce throughput within a processor in processing of a memory access instruction such as a vector load instruction which can access a plurality of element data stored at an address interval designated by instruction by one instruction by use of a compression memory access request.例文帳に追加

命令で指定したアドレス間隔で記憶された複数の要素データを１命令でアクセスできるベクトルロード命令のようなメモリアクセス命令を、圧縮メモリアクセスリクエストを用いて処理する場合のプロセッサ内での処理量を削減すること。 - 特許庁

Methods and apparatuses for comparing a first security domain of a first memory page of a physical device to a second security domain of a second memory page of the physical device, with a plurality of security domains being stored in one or more registers of a processor of the physical device are included.例文帳に追加

物理デバイスの第一のメモリページの第一のセキュリティドメインから該物理デバイスの第二のメモリページの第二のセキュリティドメインを、物理デバイスのプロセッサの一以上のレジスタに保存される複数のセキュリティドメインと比較する方法および装置を含む。 - 特許庁

A processor 101 creates an optimum locus from the current position of the car to the stopping position in a main memory 102, and then the optimum locus is superimposed on a view represented by a pickup image ICPT in the main memory 102 to create a display image IDPY.例文帳に追加

プロセッサ１０１は、車両の現在位置から停止位置までの最適軌跡を前記メインメモリ１０２に作成した後、メインメモリ１０２内の撮影画像Ｉ__CPT が表す光景に、作成した最適軌跡を重畳して、表示画像Ｉ_DPY を作成する。 - 特許庁

A connection information comparator circuit 10 periodically compares contents of a connection information storage memory 9 with the contents of the collected connection information storage memory 8 and informs an ATM switch central management processor 6 about it by means of interruption when there is a mismatch.例文帳に追加

コネクション情報比較回路１０は周期的にコネクション情報格納メモリ９の内容と収集コネクション情報格納メモリ８の内容とを比較し、不一致があれば、ＡＴＭスイッチ集中管理プロセッサ６に割込通知を行う。 - 特許庁

Since in the execution of a load command, the input of the succeeding command is executed using the data read out from the data memory 6 without waiting the hit detection results of the D-Cache D and the data memory 6, the latency of the loading command can be shortened, resulting in the improvement of the processor.例文帳に追加

ロード命令実行時にはD-Cache４やデータメモリ６のヒット検出結果を待たずに、データメモリ６から読み出したデータを用いて後続の命令を投機実行するため、ロード命令のレイテンシーを短縮でき、プロセッサの性能向上が図れる。 - 特許庁

Then, the processor may be controlled such that the device unique information for specifying the device is recorded in a memory or the like, and a hash value prepared from the prepared block unique information and device unique information preliminarily stored in a memory or the like is stored.例文帳に追加

そして、装置を特定するための装置固有情報をメモリ等に記録しておき、作成されたブロック固有情報と予めメモリ等に記憶された装置固有情報とから作成されるハッシュ値を記憶するように制御すればよい。 - 特許庁

When a system controller receives a memory access request from its follower processor, the controller broadcasts the received access request to a system bus and also outputs the cache state included in the tag information corresponding to a memory space x to be accessed to the system bus.例文帳に追加

システム・コントローラが配下のプロセッサからメモリ・アクセス要求を受け取ると、当該メモリ・アクセス要求をシステム・バス上にブロードキャストすると共に、アクセス対象のメモリ空間ｘに対応するタグ情報が持つキャッシュ状態をシステム・バス上に出力する。 - 特許庁

To provide a device which recovers normally from a standby mode even if a nonvolatile memory is connected again after removed in a standby mode, in an information processor which stores data for recovering from the standby mode in the detachable nonvolatile memory.例文帳に追加

待機モードから復帰するためのデータを着脱可能な不揮発メモリに記憶する情報処理装置において、待機モード時に不揮発メモリが取り外されたあとに再度接続されても、正常に待機モードから復帰する装置を提供する。 - 特許庁

To provide an image processor capable of transmitting and receiving identification information, battery information, memory information, photographing setting information, and photographing start time information among a plurality of video cameras, and performing cooperative photographing among the plurality of video cameras according to a battery remaining capacity and a memory remaining capacity.例文帳に追加

複数のビデオカメラ間で識別情報、バッテリー情報、メモリー情報、撮影設定情報、撮影開始時間情報を送受信することにより、バッテリー残量とメモリー残量に合わせて複数のビデオカメラ間で連携した撮影を行う。 - 特許庁

The system includes a position sensor that senses position of the ground-based unit, a memory that stores predefined threat zone information, a transmitter that transmits a predefined transponder signal, and a processor in data communication with the position sensor, the memory, and the transmitter.例文帳に追加

本システムは、地上ユニットの位置を感知するポジションセンサと、予め定義された脅威ゾーン情報を記憶するメモリと、予め定義されたトランスポンダ信号を送信するトランスミッタと、ポジションセンサ、メモリ及びトランスミッタとデータ通信するプロセッサとを含む。 - 特許庁

The host processor 100 comprises a memory installation slot 120 to install a specific external memory 200, an instruction input means 130 to direct a specific operation, and a system control module to control operations of the device 100.例文帳に追加

ホスト処理装置１００は、特定の外部記憶媒体２００を収容するためのメモリ収容溝１２０と、特定の動作を指示するための命令入力手段１３０と、本装置１００の動作を制御するためのシステム制御モジュールとを備える。 - 特許庁

A selector 504 sets the combination of the group of memories 505 and the memory control units 501-504, and image data subjected to parallel/serial conversion by the memory control units 501-504 are subjected to various image processing according to modes by an image editing processor 506.例文帳に追加

セレクタ５０４はメモリ群５０５とメモリコントロール部５０１〜５０４の組み合わせを設定し、メモリコントロール部５０１〜５０４でパラレル／シリアル変換された画像データは画像編集処理部５０６でモードに従って各種画像処理が実施される。 - 特許庁

To provide an image processor and a method therefor, and a display device using the same, which are able to evade occurrence of field tearing (memory passing) even when an input/output image is read/written from/in single image memory.例文帳に追加

単一の画像メモリに対して入出力画像の読み出し、および書き込みを行う場合であっても、フィールドティアリング（メモリ追い越し）の発生を回避できる画像処理装置およびその方法、並びにそれを用いた表示装置を提供する。 - 特許庁

The image processor comprises means 1-5 each performing color space conversion processing, wavelet transformation processing, quantization processing, entropy encoding processing, and encoding processing sequentially, a storage means 8 for providing its memory space, and a means 7 for managing its memory space.例文帳に追加

色空間変換処理、ウェーブレット変換処理、量子化処理、エントロピー符号化処理、符号形成処理を順次実行する処理手段１〜５、そのメモリスペースを提供する記憶手段８、そのメモリスペースを管理するメモリ管理手段７を備える。 - 特許庁

The three-forked road connection control means includes a bus memory connection controller to which the address bus and control bus of the processor bus, the memory bus and the system bus are respectively connected, and which transfers addresses and control signals with each other and generates data bus control signals.例文帳に追加

三叉路接続コントロール手段は、プロセッサバス、メモリバス、システムバスのそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラを有する。 - 特許庁

The storage device includes: a memory 13 for temporarily storing data; a magnetic recording medium 16; an external interface 11 for acquiring a command to instruct access to the magnetic recording medium 16 and the memory 13 from the outside; and a processor 19 for executing the command.例文帳に追加

ストレージ装置は、データを一時的に格納するメモリ１３と、磁気記録媒体１６と、外部からメモリ１３と磁気記録媒体１６へのアクセスを指示するコマンドを取得する外部インターフェイス１１と、コマンドを実行するプロセッサ１９とで構成される。 - 特許庁

Moreover, it includes further a memory 304 which stores the added image data, and the image processor 305b stores the added image data in the memory 304 before up dating the added image data.例文帳に追加

また、前記加算画像データを記憶する記憶手段３０４、をさらに備え、前記画像処理手段３０５ｂは、前記加算画像データを更新する前に現在の前記加算画像データを前記記憶手段３０４に記憶させる、ことを特徴とする。 - 特許庁

Thus, the latest block can be extracted from the memory MMi, when the cache error occurs on the other processor PRi, and it is not necessary to request write-back from the memory MMi to the cache Cmi which is the only one holding the latest block.例文帳に追加

これにより、他のプロセッサＰＲｉがキャッシュミスをおこした場合に、メモリＭＭｉから最新のブロックを取り出すことができ、メモリＭＭｉから最新のブロックを唯一保持するキャッシュＣＭｉに対して書き戻し要求を行う必要がなくなる。 - 特許庁

Since the LSU4 can access the SPRAM 42 with almost the same latency as the DCACHE, once data stored in the external memory is stored in the SPRAM 42, a processor subsequently accesses the SPRAM 42, can perform data processing and can process more mass data than the external memory in a short time.例文帳に追加

ＬＳＵは、DCACHEとほぼ同じレイテンシーでSPRAMにアクセスできるため、外部メモリに格納されたデータを、いったんSPRAMに格納すれば、その後、プロセッサはSPRAMにアクセスしてデータ処理を行うことができ、外部メモリよりも短時間に大量のデータを処理できる。 - 特許庁

A method for meeting requirements for performance of a microprocessor having a plurality of resources, which is executed in a computer having a processor and a memory, includes steps of reading pre-executable code into the memory, and building machine code from the pre-executable code.例文帳に追加

プロセッサとメモリとを有するコンピュータにおいて実行される、複数のリソースを有するマイクロプロセッサの性能に対する要件を満たすための方法は、実行前コードをメモリに読み出すステップと、実行前コードからマシン・コードを構築するステップとを含む。 - 特許庁

To efficiently manage memory assignment between two tasks where the possibility of competition over the assignment of a memory is not high such as processing to download a program from the outside of an information processor and processing to execute the downloaded program.例文帳に追加

例えば情報処理装置の外部からプログラムをダウンロードする処理と、ダウンロードされたプログラムを実行する処理のように、メモリの割当てに関して競合する可能性が高くない２つのタスク間で、効率的にメモリ割当てを管理する。 - 特許庁

The control means 103 has a bus-memory connection controller 401, with which each address bus of the processor bus, the memory bus and the system bus, and a control bus are connected together to transmit mutually addresses and control signals, and which generate data bus control signals.例文帳に追加

この三叉路接続コントロール手段103は、プロセッサバス、メモリバス、システムバスのそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラ401を有する。 - 特許庁

In a memory 24 of a scope 2 or a memory 37 of a processor 3, as setting information to be used in color conversion processing, a color conversion matrix in which each element data value is defined such that only a color involved in diagnosis is converted to a desired color is stored.例文帳に追加

スコープ２のメモリ２４またはプロセッサ３のメモリ３７には、色変換処理に用いる設定情報として、診断に関与する色のみが所望の色に変換されるように各要素データの値が定義された色変換マトリクスを記憶する。 - 特許庁

The three-forked connection control means 103 is provided with a bus/memory connection controller to which the address buses and control buses of the processor bus 111, the memory bus 112, and the system bus 113 are connected for transferring the addresses and control signals to one another, and for generating a data bus control signal.例文帳に追加

この三叉路接続コントロール手段103は、プロセッサバス111、メモリバス112、システムバス113のそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラを有する。 - 特許庁

This program executing device 1 is constituted of a processor 2, a program memory, a storage memory 4, an address decoder 6, an address bus 11, a data bus 12, a read/write signal line 22, a start signal line 32, and an signal line 41 to be accessed.例文帳に追加

本発明のプログラム実行装置１は、プロセッサ２と、プログラム用メモリと、格納用メモリ４と、アドレスデコーダ６と、アドレスバス１１と、データバス１２と、リード／ライト信号線２２と、起動信号線３２と、アクセス対象信号線４１とで構成されている。 - 特許庁

This processor comprises a CPU 20 capable of executing a predetermined arithmetic processing, a memory 30 accessible by the CPU, and a data transfer mechanism 40 capable of controlling the data transfer between it and the memory instead of the CPU.例文帳に追加

所定の演算処理を実行可能なＣＰＵ（２０）と、上記ＣＰＵによってアクセス可能なメモリ（３０）と、上記メモリとの間のデータ転送を、上記ＣＰＵに代わって制御可能なデータ転送機構（４０）とを含んでプロセッサを構成する。 - 特許庁

An information processor specifies a free space allocated to none of processes within a shared memory 103A when a first OS 300 that controls a first process 310 requesting allocation of the shared memory 103A has no virtual storage functions.例文帳に追加

共有メモリ１０３Ａの割り当てを要求した第１のプロセス３１０を制御する第１のＯＳ３００が仮想記憶機能を有しない場合に、共有メモリ１０３Ａ内でどのプロセスにも割り当てられていない空き領域を特定する。 - 特許庁

To provide a facsimile terminal and an image processor for storing data into a memory card via a communication line, transmitting image data preserved in the memory card, or displaying contents to prepare a seal with or without reduction.例文帳に追加

本発明は、データを通信回線を介してメモリーカードに格納することができ、メモリーカードに保存した画像データを送信したり、内容を表示して等倍か、縮小してシール作成を行うファクシミリ装置及び画像処理装置の実現を目的とする。 - 特許庁

To provide a system for normally unmounting a memory, and thereafter cutting communication with a first external device, when receiving a processing request from a second external device in a state that the first external device is mounted with the memory connected to an information processor.例文帳に追加

情報処理装置に接続されたメモリを第１の外部装置がマウントしている状態で第２の外部装置から処理要求を受けた場合、正常にメモリをアンマウントした上で第１の外部装置との通信を切断する仕組みを提供する。 - 特許庁

The programmable controller is provided with an integrated circuit 10a for integrating an exclusive processor core 1' for performing sequence command, a command memory 4 for storing the sequence command and a data memory 5 being a working area during the performance of the sequence command into one chip.例文帳に追加

プログラマブルコントローラは、シーケンス命令を実行する専用プロセッサコア１′とシーケンス命令を格納した命令メモリ４とシーケンス命令の実行中に作業領域となるデータメモリ５とを１チップに集積した集積回路１０ａを備える。 - 特許庁

When an error occurs in the photographic processor 20 and a data sampling instruction is supplied, only the operation history data corresponding to the transfer mode concerned with the name stored in the mode name storage part 33 are transferred from a main memory 35 to a local memory 36.例文帳に追加

すると、写真処理装置２０にエラーが発生してデータ採取命令が供給された場合に、モード名記憶部３３に記憶された名称に係る転送モードに対応する動作履歴データだけがメインメモリ３５からローカルメモリ３６に転送される。 - 特許庁

A data processor (1) is provide with a central processing unit (2), a memory (5) which can be accessed from the central processing unit, a plurality of input/output circuits (12, 13), and an FIFO control circuit (6) for making the memory operate as the FIFO buffer of the input/output circuits.例文帳に追加

データプロセッサ（１）は、中央処理装置（２）と、中央処理装置によりアクセス可能なメモリ（５）と、複数の入出力回路（１２，１３）と、メモリを複数の入出力回路のＦＩＦＯバッファとして動作させるＦＩＦＯ制御回路（６）とを有する。 - 特許庁

The first control module can include a memory device for storing operation instruction for the game machine, and the audio control module can include an audio memory device for storing audio data set processed by the audio processor for audio output.例文帳に追加

また、第１制御モジュールに、ゲーム機の動作命令を保管するメモリデバイスを含めることができ、オーディオ制御モジュールに、オーディオ出力を作るためにオーディオプロセッサが処理するオーディオデータセットを保管するオーディオメモリデバイスを含めることができる。 - 特許庁

The means 103 connected to respective address buses and control buses of the processor bus 111, the memory bus 112 and the system bus 113 has a bus/memory connection controller 401 for mutually transferring address and control signals and generating a data bus control signal.例文帳に追加

この三叉路接続コントロール手段(103)は、プロセッサバス(111)、メモリバス(112)、システムバス(113)のそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号(420)を発生するバス・メモリ接続コントローラ(401)を有する。 - 特許庁