「variable delay」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The data taking-in circuit, which takes in data bus signals (DQn) from a synchronous memory at the rising and trailing edges of each data strobe signal (DQS), is provided with a variable delay circuit for delaying each data bus signal by a predetermined delay time and a delay time setting circuit for adjustably setting the delay time used in the variable delay circuit.例文帳に追加

データストローブ信号（ＤＱＳ）の立ち上がり及び立ち下がりエッジで、同期式メモリからデータバス信号（ＤＱｎ）を取り込むデータ取込み回路において、上記データバス信号を所定の遅延時間だけ遅延させる可変遅延回路と、該可変遅延回路にて用いられる遅延時間を調整可能に設定する遅延時間設定回路と、を設ける。 - 特許庁

To provide a variable delay circuit that can conduct a function test of a selector even when a delay by a logic gate is small without increasing number of components of the circuit.例文帳に追加

使用素子数を増大させることなく、論理ゲートの遅延が小さい場合でもセレクタの機能試験が行えるようにした可変遅延回路を提供する。 - 特許庁

To provide a variable delay circuit in which the number of components is reduced, the area is made small and a delay amount adjustment range is widened in a semiconductor integrated circuit.例文帳に追加

特に半導体集積回路において、構成素子が少なく小面積で遅延量の調整範囲が広い可変遅延回路を提供する。 - 特許庁

To improve reliability in response delay diagnosis by evaluating whether diagnosis for response delay in a variable valve gear functions normally or not.例文帳に追加

可変動弁機構における応答遅れの診断が正常に機能しているか否かを評価できるようにして、応答遅れ診断の信頼性を向上させる。 - 特許庁

An audio signal is inputted to an audio variable delay unit 67, delayed by the same time as the delay time of the video signal, and outputted to an audio circuit.例文帳に追加

音声信号は音声可変遅延部６７に入力され、映像信号の遅延時間と同じ時間だけ遅延されて、音声回路へ出力される。 - 特許庁

The variable delay circuit 2 changes setting of control voltage by every clock period by a delay setting circuit 11 and performs phase modulation of the reference clock.例文帳に追加

可変遅延回路２は遅延設定回路１１によりクロック周期毎に制御電圧の設定を変更可能とし、基準クロックの位相変調を行う。 - 特許庁

The PLL circuit is provided with a variable delay circuit (13) for correcting the feedback signal, and performs clock delay correction for reducing the phase difference.例文帳に追加

上記ＰＬＬ回路に、上記フィードバック信号を補正するための可変ディレイ回路（１３）を設け、上記位相差低減のためのクロック遅延補正を行う。 - 特許庁

A delay time is provided for each optional frequency of the drive pulse used for driving the piezoelectric transformer 76. thereby making the delay time variable.例文帳に追加

そして、圧電トランス７６を駆動するための駆動パルスにおける任意の周期毎に遅延時間を設け、この遅延時間を可変する構成にしている。 - 特許庁

Further, a receiver 20 is provided with a variable delay unit 21 which can set delay amounts of the respective signals, a phase detector 22 which detects phase states of the respective signals, and a delay adjusting unit 23 which adjusts the delay amounts of the respective signals by the delay unit according to the detected phase states.例文帳に追加

また、受信器２０には、各信号の遅延量を設定可能な可変遅延部２１と、各信号の位相状態を検出する位相検出部２２と、検出された位相状態に応じて可変遅延部による各信号の遅延量を調整する遅延調整部２３とが設けられている。 - 特許庁

To provide a variable displacement pump apparatus which keeps response delay suppressed when a pump discharge increases.例文帳に追加

ポンプ吐出量を増大させる際の応答遅れを抑制した可変容量形ポンプ装置を提供する。 - 特許庁

This control device for a continuously variable transmission includes a gear ratio control means and a gear shift start delay determining means.例文帳に追加

無段変速機の制御装置は、変速比制御手段と、変速開始ディレー決定手段とを備える。 - 特許庁

To provide a method and an apparatus for generating a variable delay output from a high speed trigger input signal.例文帳に追加

高速トリガ入力信号からの可変遅延出力を作り出す方法及び装置の提供。 - 特許庁

To provide a variable resistor suppressing variation in phase delay without requiring a tuning circuit.例文帳に追加

チューニング回路を必要とせずに位相遅れのばらつきを抑制可能な可変抵抗器を提供する。 - 特許庁

Elastic memories 270, 271 and fixed delays 280, 281 having a variable delay function are used for matching the phases of the frames.例文帳に追加

フレームの位相合わせのために、可変遅延機能を有するエラスティックメモリと固定遅延器を用いる。 - 特許庁

To shorten the time required for an analog characteristic test of a variable delay circuit or a digital/analog conversion circuit.例文帳に追加

可変遅延回路やデジタルアナログ変換回路のアナログ特性のテストに要する時間を短縮する。 - 特許庁

Variable and constraint nodes are realized by using an accumulator module, subtractor module and delay pipeline.例文帳に追加

累算器モジュールと、減算器モジュールと、遅延パイプラインとを用いて、可変ノードと制約ノードとが実現される。 - 特許庁

To avoid the deterioration in torque responsiveness by an operational delay in transition of first and second variable valve systems.例文帳に追加

第１，第２可変動弁機構の過渡時の作動遅れによるトルク応答性の悪化を回避する。 - 特許庁

OPTICAL SWITCH, OPTICAL SERIAL-PARALLEL CONVERTER, PARALLEL BIT DELAY VARIABLE/WAVELENGTH CONVERSION CIRCUIT, AND OPTICAL TIME SWITCH例文帳に追加

光スイッチ、光シリアル−パラレル変換器、並列ビット遅延可変・波長変換回路及び光時間スイッチ - 特許庁

The operation delaying time of an output buffer different in accordance with an external load is measured to adjust the delay quantity of the second variable delay circuit in the feedback loop of the DLL circuit based on the operation delay time.例文帳に追加

外部負荷に応じて異なる出力バッファの動作遅延時間を測定し、その動作遅延時間に応じて、ＤＬＬ回路のフィードバックループ内の第２の可変遅延回路の遅延量を調整する。 - 特許庁

The phase adjustment circuit is provided with a variable delay circuit 10 that generates a delayed clock pulse (DCLK) by delaying a clock pulse (CLK) signal and with a delay adjustment circuit 20 that adjusts a delay of the variable delay circuit 10 depending on a result of measurement of a phase difference between the CLK signal and the DCLK signal.例文帳に追加

クロックパルス（ＣＬＫ）信号を遅延させてなる遅延クロックパルス（ＤＣＬＫ）信号を生成するための可変遅延回路１０と、ＣＬＫ信号とＤＣＬＫ信号との位相差を計測し、該計測の結果に応じて可変遅延回路１０の遅延量を調整するための遅延調整回路２０とを備える。 - 特許庁

The temperature sensor is provided with: a plurality of serially-connected constant delay cells for receiving and delaying temperature detection signals; a variable delay cell for receiving the delaying and delaying the temperature detection signals; and a section determination logic part for latching output of the constant delay cells in response to output of the variable delay cell and generating temperature codes.例文帳に追加

温度検出信号を受けて遅延させる複数個の直列連結された一定遅延セルと、温度検出信号を受けて遅延させる可変遅延セルと、可変遅延セルの出力に応答して一定遅延セルの出力をラッチし、温度コードを発生する区間判別ロジック部と、を備える温度センサである。 - 特許庁

A semiconductor integrated circuit device (100) includes a variable resistor (10) having a switchable resistance value, a variable delay unit (20), and a data capturing unit (26).例文帳に追加

半導体集積回路装置（１００）は、抵抗値を切り替え可能な可変抵抗部（１０）と、可変遅延部（２０）と、データ取り込み部（２６）とを具備する。 - 特許庁

To provide a process controller and a process controlling method capable of accurately controlling a process variable having a process variable whose response time delay is long, i.e., from several minutes to 20 minutes.例文帳に追加

応答時間遅れが数分から20分と長いプロセス量を精度良く制御することができるプロセスの制御装置及び方法を提供する。 - 特許庁

To provide a method for predicting operating data of a non-linear process capable of predicting a value of an objective variable having temporal delay for an explanatory variable.例文帳に追加

説明変数に対し時間的遅れを有する目的変数の値を予測することが可能な、非線形なプロセスの操業データの予測方法を提供する。 - 特許庁

A phase detection circuit 1 in which a unit delay time is made variable includes: a delay time calculation section 11 for calculating the time difference of two signal changes as enumerated values which are integral multiples of the unit delay time; a delay amount adjustment circuit 12; and a drive circuit 13.例文帳に追加

位相検出回路１は、単位遅延時間が可変とされ、２つの信号変化の時間差を単位遅延時間の整数倍である計数値として計数する遅延計数部１１と、遅延量調整回路１２と、除算回路１３と、を備える。 - 特許庁

The variable equalizer 10 has also a finite impulse response filter means having a delay line means with N taps, and the delay line means has a first delay line part with N1 taps and a second delay line part with (N-N1) taps.例文帳に追加

可変イコライザ手段１０がさらに、Ｎ個のタップを持つ遅延線手段を有する有限インパルス応答フィルタ手段を有し、前記遅延線手段が、N1個のタップを持つ第１遅延線部分と、N-N1個のタップを持つ第２遅延線部分とを有する。 - 特許庁

Since a coding pattern discrimination section 12 makes the discrimination on the basis of data converted by the variable length code table 10, a delay section has only to delay an output of the variable length code table 10.例文帳に追加

ここで符号化パターン判定部１２は可変長符号テーブル１０で変換されたデータに基づいて判定しているので、遅延部は可変長符号テーブル１０の出力を遅延させる遅延部だけで済むことになる。 - 特許庁

Based on a phase difference between a memory clock signal and a delay clock signal obtained by delaying the memory clock signal by an internal delay circuit, the DLL circuit generates delay control data (42) to delay the delay clock signal by a predetermined phase to the memory clock signal, and the variable delay circuit specifies the output timing of the data output circuit by delaying the memory clock signal by the delay control data.例文帳に追加

ＤＬＬ回路はメモリクロック信号とこれを内部可変遅延回路で遅延させた遅延クロック信号との位相差に基づいてメモリクロック信号に対して遅延クロック信号を所定位相遅延させる遅延制御データ（４２）を生成し、可変遅延回路は遅延制御データによってメモリクロック信号を遅延させてデータ出力回路の出力タイミングを規定する。 - 特許庁

A variable delay circuit 102 delays a received clock with a delay amount in response to a control signal to provide an output of a delay clock, detects a phase difference between the clock and the delay clock, provides an output of a control signal for controlling the delay amount in response to the detected phase difference, and outputs a pulse signal synchronized by the delay clock.例文帳に追加

可変遅延回路１０２は、入力されるクロックを制御信号に応じた遅延量で遅延させて遅延クロックを出力し、クロックと遅延クロックの位相差を検出し、検出した位相差に応じて遅延量を制御するための制御信号を出力し、遅延クロックによって同期化されたパルス信号を出力する。 - 特許庁

To provide a semiconductor device including a highly accurate variable delay circuit which is not easily affected by power supply noise.例文帳に追加

電源ノイズの影響を受けにくい高精度な可変遅延回路を有する半導体装置を提供する。 - 特許庁

A suitable amount of compensation dispersion is determined from the delay difference to control the dispersion value of a variable dispersion compensator 5.例文帳に追加

この遅延差から適切な補償分数量を決定して可変分散補償器５の分散値を制御する。 - 特許庁

A variable winning hole is opened a prescribed delay time after the rotor starts the rotation.例文帳に追加

このロータが回転開始してから一定の遅延時間が経過したときには可変入賞口が開放される。 - 特許庁

To efficiently adjust a variable distribution compensator and a delay interferometer in an optical receiver in an optimal manner.例文帳に追加

光受信機における可変分散補償器及び遅延干渉計を効率よく最適調整可能とすること。 - 特許庁

A variable delay circuit is formed by a plurality of silicon-on-insulator (SOI) logic gates.例文帳に追加

発明の一態様は、複数のシリコンオンインシュレータ（ＳＯＩ）論理ゲートによって形成された回路から構成される。 - 特許庁

To improve torque responsiveness during acceleration, which is restricted by a mechanistic delay of one of two variable valve systems.例文帳に追加

２つの可変動弁機構の一方の機構的な遅れに制限される加速時のトルク応答性を向上させる。 - 特許庁

To make an amount of delay invariable while making variable an averaged number of data to be acquired from a shift register.例文帳に追加

シフトレジスタから取得される平均化データ数を可変にしつつ、遅延量を不変にすることを課題とする。 - 特許庁

The control circuit 7 supplies the control signal for controlling delay amounts to be delayed in the variable delay circuit 3 according to the pulse signal from the differentiation circuit 2 and the reference signal from the reference signal generating circuit 6 to the variable delay circuit 3 and the reference signal generating circuit 6.例文帳に追加

制御回路７は、微分回路２からのパルス信号と基準信号発生回路６からの基準信号とにより可変遅延回路３において遅延させる遅延量を制御する制御信号を可変遅延回路３と基準信号発生回路６に供給する。 - 特許庁

To materialize a highly integrated, low power consumption, high resolution and highly precise skew adjustment circuit using a variable delay circuit which generates loud noise in reset operation, by preventing fluctuation in delay time due to noise interference in the reset operations of other variable delay circuits.例文帳に追加

リセット動作時に大きな雑音を発生する可変遅延回路を用いたスキュー調整回路において、他の可変遅延回路のリセット動作時の雑音干渉による遅延時間の変動を防ぎ、高集積、低消費電力、高分解能、高精度なスキュー調整回路を実現すること。 - 特許庁

This control apparatus has a control part 12 for performing control based on the target gear ratio after delay processing of applying the delay processing, when performing shift control of a shift mechanism smaller in the response delay of the actual gear ratio to the target gear ratio in the continuously variable transmission mechanism 8 and the stepped variable transmission mechanism 9.例文帳に追加

無段変速機構８と有段変速機構９の内の目標変速比に対する実変速比の応答遅れが小さい方の変速機構の変速制御を行う際に、遅れ処理を施した遅れ処理後の目標変速比に基づき制御する制御部１２を有する。 - 特許庁

This circuit is equipped with a clock delay adjusting circuit wherein the delay quantity of an output signal is variable relative to an input clock signal, and constituted so that the clock signal delayed by the clock delay adjusting circuit is provided to the SDRAM.例文帳に追加

入力クロック信号に対して出力信号の遅延量が可変であるクロック遅延調整回路を備え、前記クロック遅延調整回路にて遅延されたクロック信号をSDRAMに供給する構成とする。 - 特許庁

To realize a highly precise pulse radar system without enlarging the circuit scale or degradation of detection precision with a simple constitution by dispensing with a variable delay circuit for forming an optional delay time of ≤1 ns as in the conventional case for measuring delay time from radiation of a short pulse of the UWB radar.例文帳に追加

ＵＷＢレーダの短パルスを放射してから受信するまでの時間遅延を測るため、遅延時間の異なる複数の固定遅延回路を組み合わせる方法では装置が大型化してしまう。 - 特許庁

To enable adjustment about amount of delay by a constitution needless of a PLL circuit and an additional terminal, and needless of feedback means at an IC in its poster stage by measuring the amount of delay of a variable delay circuit.例文帳に追加

可変遅延回路の遅延量を測定することにより、ＰＬＬ回路や追加端子を必要としない構成でかつ後段ＩＣにフィードバックの手段を必要としない構成で遅延量の調整を可能にする。 - 特許庁

To actualize a variable delay buffer circuit which gives a delay corresponding to a control signal by improving the precision of delay time setting with low power consumption and generates no glitch noise when the control signal is switched.例文帳に追加

低消費電力で遅延時間設定の精度を向上させ、制御信号に応じた遅延を実現すると共に、制御信号の切り替え時に、グリッチノイズが発生しない可変遅延バッファ回路を実現する。 - 特許庁

Therefore, since delay control in the first variable delay circuit is performed on the basis of phase comparison, error hardly occurs in the delay values, while being hardly affected by the input signal, element parameters and environmental changes.例文帳に追加

従って、第１の可変遅延回路における遅延制御は、位相比較に基づいて行われるため、入力信号、素子パラメータ及び環境変化の影響を受けにくく、遅延値に誤差が極めて生じにくい。 - 特許庁

This process scheduling device comprises a delay task processing process #1 for proceeding only a delay task with a variable priority, and a plurality of processes #2, #3, etc. for executing processing except a delay task with a fixed priority.例文帳に追加

プロセススケジューリング装置は、可変の優先度が付与された遅延タスクのみを処理する遅延タスク処理プロセス＃１と、固定の優先度が付与された遅延タスク以外の処理を実行する複数のプロセス＃２，＃３…とを備える。 - 特許庁