「"address register"」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The semiconductor integrated circuit connecting to a PCI bus has configuration registers, and the size of address space allocated to the semiconductor integrated circuit is determined by the size of readable/ writable area (Fv) of a base address register (30) among the above configuration registers.例文帳に追加

ＰＣＩバスに接続する半導体集積回路はコンフィグレーションレジスタを持ち、この中のベースアドレスレジスタ（３０）のリード・ライト可能領域（Ｆｖ）の大きさにより、その半導体集積回路に割当てられるアドレス空間の大きさが決定される。 - 特許庁

A target address comparison circuit 108 compares the identifier of a lower-level device, which is read from a SCSI interface control circuit 103 in a predetermined condition and from which a reconnect request is issued, with an identifier stored in a current target address register 107.例文帳に追加

ターゲットアドレス比較回路１０８は、所定の状況でＳＣＳＩインタフェース制御回路１０３から読み出されるリコネクト要求が出された下位装置の識別子と、カレントターゲットアドレスレジスタ１０７に記憶されている識別子とを比較する。 - 特許庁

After a data input to an address register 61a via a data bus 32, the reader 61 starts processing of reading data from an external memory with the input data as a read address, and stores the read data in a data register 61b.例文帳に追加

読み出し器６１は、データバス３２を通じたアドレスレジスタ６１ａへのデータ入力が完了すると、このデータを読み出しアドレスとして、外部のメモリからデータを読み出す処理を開始し、読み出したデータをデータレジスタ６１ｂに格納する。 - 特許庁

A semiconductor device includes a fuse circuit 50 including a plurality of anti-fuse sets AFSET, a fuse address register 70 for electrically holding an address to be written in the fuse circuit 50, and a program circuit 40 for writing the address in the fuse circuit 50.例文帳に追加

複数のアンチヒューズセットＡＦＳＥＴを含むヒューズ回路５０と、ヒューズ回路５０に書き込むべきアドレスを電気的に保持するヒューズアドレスレジスタ７０と、ヒューズ回路５０にアドレスを書き込むプログラム回路４０とを備える。 - 特許庁

When the controller 130 issues an address and an acknowledge signal ACK to be returned to plural channels is returned, an address register update controlling part 115 uses acknowledge signals ACK 1, 2 and 3 and controls writing to respective registers 101 to 103 and 111 to 113.例文帳に追加

メモリ・コントローラ１３０がアドレスを発行して複数チャンネルに返すべきアクノリッジ信号ＡＣＫが返されると、アドレス・レジスタ更新制御部１１５により、アクノリッジ信号ＡＣＫ１，２，３を用いて各レジスタ１０１〜１０３，１１１〜１１３への書きこみが制御される。 - 特許庁

An initial address register 13 for holding a transfer destination address as an initial address is provided and data are written in an input data register 11 to which a unique address is assigned, so that the written data can be put together into a data block of previously set transfer destination data size.例文帳に追加

転送先アドレスを初期アドレスとして保持するための初期アドレスレジスタ１３を設け、ユニークなアドレスが割り当てられた入力データレジスタ１１へのデータ書き込みにより、書き込まれたデータを予め設定された転送先データサイズのデータブロックにまとめる。 - 特許庁

A PC card #1 is connected to a PCI bus together with PCI devices #1 and #2, and a card address determination part 106 of a PCI host control part 10 determines whether a value set in a CONFIG_ADDRESS register 102 is an address for accessing the PC card or not.例文帳に追加

ＰＣＩデバイス＃１、＃２と共にＰＣカード＃１がＰＣＩバスに接続され、ＰＣＩホスト制御部１０のカードアドレス判定部１０６は、ＣＯＮＦＩＧ＿ＡＤＤＲＥＳＳレジスタ１０２に設定された値がＰＣカードにアクセスするためのアドレスであるか否かを判定する。 - 特許庁

A block first address register controller 26 is provided with a plurality of block first address registers 28a to 28d, and the block first address registers 28a to 28d store the first address of a processing block to be performed in time division.例文帳に追加

ブロック先頭アドレスレジスタコントローラ２６は、複数のブロック先頭アドレスレジスタ２８ａ〜２８ｄを具備し、ブロック先頭アドレスレジスタ２８ａ〜２８ｄは、時分割で実行されるべき処理ブロックの先頭アドレスを保持する。 - 特許庁

Then, the moving speed V of a walking user is discriminated (step SB4), and when it is V1>V and the moving speed V of the user is slower than a first reference speed V1, '3' is set to an address register M (step SB5) and a sound stored in a sound memory is reproduced at a low speed (step SB6).例文帳に追加

次に、散歩しているユーザの移動速度Ｖを判別し（ステップＳＢ４）、Ｖ１＞Ｖであって、ユーザの移動速度Ｖが第１基準速度Ｖ１よりも遅ければ、アドレスレジスタＭに“３”をセットするとともに（ステップＳＢ５）、鳴き声メモリに記憶されている鳴き声を低速で再生する（ステップＳＢ６）。 - 特許庁

When the first or third QR code is photographed by the camera part 6 of a mobile phone 1, a controlling part 2 decodes the personal information of the nominee himself of the business card recorded in the photographed QR code and the public key so as to register them in the storage region 9b for an address register of a storage part 9.例文帳に追加

携帯電話機１のカメラ部６によって第１ないし第３のＱＲコードを撮影すると、制御部２がその撮影したＱＲコードに記録されている名刺の名義人本人の個人情報および公開鍵を解読して記憶部９のアドレス帳用記憶領域９ｂに登録する。 - 特許庁

A circuit element of a logic circuit which is designed so that a scan pass test can be performed and has shift register constitution in a shift operation mode is utilized for an address register 3, a data input register 4, and a compare-register 5 constituting a semiconductor integrated circuit provided with self-diagnosis.例文帳に追加

診断機能を備えた半導体集積回路を構成するアドレスレジスタ３、データ入力レジスタ４およびコンペアレジスタ５に、スキャンパステストが実行可能に設計されシフト動作モード時にシフトレジスタ構成となる論理回路の回路要素を利用する。 - 特許庁

To improve the speed of a whole information processor by shortening the address determining time to a data storage in an information processor having the data storage having a bank configuration, an address register, and a register holding a high-order address during direct addressing.例文帳に追加

バンク構成を有するデータ記憶装置とアドレスレジスタ、および、直接アドレッシング時の上位アドレス保持レジスタを有する情報処理装置において、データ記憶装置へのアドレス確定時間を早め、情報処理装置全体の速度を向上させる。 - 特許庁

A comparator 6 compares a current request address stored in a main address register 3 with a previous request address stored in a latch circuit 5 to determine whether or not the both addresses match, and if they match, outputs a coincidence signal to a control circuit 15.例文帳に追加

コンパレータ６は、主アドレスレジスタ３に格納される今回の要求アドレスと、ラッチ回路５に格納される前回の要求アドレスとを比較し、その両者が一致するか否かを判定し、一致するときに一致信号を制御回路１５に出力する。 - 特許庁

Then the timing control part 13 is started immediately if a bus use permission signal BEN is "1" or as soon as it becomes "1" if it is "0"; the content of the address set in the address register 11 is read from the RAM 5 or the peripheral module 4 via a system bus 5.例文帳に追加

このとき、バス使用許可信号ＢＥＮが“１”であれば直ちに、“０”であれば“１”になった時点で、タイミング制御部１３が起動され、アドレスレジスタ１１にセットされたアドレスの内容が、ＲＡＭ５または周辺モジュール４から、システムバス５を介して読み出される。 - 特許庁

When initialization is insufficient, the value of an address register 3 is changed to an address other than '0' in the set state of the FF 21 and the program processing of a microcomputer may generate a runaway, but miswriting in the memory 1 can surely be prevented.例文帳に追加

これにより、初期化が不十分な場合は、ＲＳ型フリップフロップ２１がセットされたままでアドレスレジスタ３の値が０番地でなくなる為、マイクロコンピュータのプログラム処理が暴走したりするが、この場合のフラッシュメモリ１に対する誤書き込みは確実に防止できる。 - 特許庁

Subtraction of a value of the address register and a value of the second program counter 1004 is made, comparison 1006 of a subtraction result and the displacement value of the address included in the instruction code read from the instruction code register, or the constant value 1005, is made, and a comparison result is outputted.例文帳に追加

アドレスレジスタの値と第二のプログラムカウンタ１００４の値とを減算し、減算結果と命令コードレジスタから読み出した命令コードに含まれるアドレスの変位値、あるいは、定数値１００５を比較１００６して比較結果を出力する。 - 特許庁

When data are successively read out of the addresses of the data buffer 38 shown by the read address register 37, these data are selected by a data selector 40, outputted to a data output register 39 and transferred from the data output register 39 to the low-order device 200.例文帳に追加

データバッファ３８のリードアドレスレジスタ３７の示す番地から次々とデータが読出されると、そのデータはデータセレクタ４０で選択されてデータ出力レジスタ３９に出力され、データ出力レジスタ３９から下位装置２００へと転送される。 - 特許庁

When initialization is unsufficient, the value of an address register 3 is changed to an address other than '0' in the set state of the FF 21 and the program processing of a microcomputer may generate a runaway, but a miswriting in the memory 1 can surely be prevented.例文帳に追加

これにより、初期化が不十分な場合は、ＲＳ型フリップフロップ２１がセットされたままでアドレスレジスタ３の値が０番地でなくなる為、マイクロコンピュータのプログラム処理が暴走したりするが、この場合のフラッシュメモリ１に対する誤書き込みは確実に防止できる。 - 特許庁

Addresses are outputted by reading addresses corresponding to two memories 205, 206 at timing that a subtraction result of the length becomes 1, adding the value of the register 202 preceding the read of the memory 205 by one timing or the read value of the address calculation hold register 206 and holding its addition result in the address register 202.例文帳に追加

レングスの減算結果が１になるタイミングで、２つメモリ205，206の該当する番地を読み出し、読み出されたメモリ205と１タイミング前のレジスタ202の値か、読み出されたアドレス計算保持レジスタ206の値を加算し、その加算結果をアドレスレジスタ202に保持することで、アドレスを出力していく。 - 特許庁

The register group of the first layer is composed of an address register 311 for storing a physical address to a main storage device 15 (refer to Fig. 1) to be the transfer destination or transfer source, a count register 312 showing a transfer quantity and a flag register 313 for storing the control data of a transfer direction or the like.例文帳に追加

第１層目のレジスタ群は、転送先又は転送元となる主記憶装置１５（図１参照）上の物理アドレスを格納するアドレスレジスタ３１１と転送量を示すカウントレジスタ３１２、転送方向等の制御データを格納するフラグレジスタ３１３からなる。 - 特許庁

A download control circuit 51 reads, on receipt of download enable signal, data of an external serial flash ROM 30 with a reading command set of a first command register 61 and an address set in an address register 53, and temporarily stores them in a data register 54.例文帳に追加

ダウンロードイネーブル信号を受信したダウンロード制御回路５１は、第１コマンドレジスタ６１の読み出し用コマンドセット及びアドレスレジスタ５３にセットされたアドレスにより、外部シリアルフラッシュＲＯＭ３０のデータを読み出し、データレジスタ５４に一時的に記憶する。 - 特許庁

When any data among a plurality of the comparison data are coincident with the marker data MV[15:0] to be detected on the basis of the comparison result, the address output circuit 59 outputs address data ADR for designating the coincident comparison data, and an address register 57 latches the address data ADR.例文帳に追加

アドレス出力回路５９は、その比較結果に基づいて、複数の比較データの中の何れかが検出すべきマーカデータＭＶ［１５：０］と一致したときに当該比較データを指定するアドレスデータＡＤＲを出力し、アドレスレジスタ５７は、そのアドレスデータＡＤＲを保持する。 - 特許庁

A plurality of address values are stored in a prefetch address queue 25 based on past memory access and, when a request address from a processor unit in a request address register 21 is accorded with the address value, a prefetch address formed by adding a block size to the request address is output to a secondary cache as the prefetch request.例文帳に追加

プリフェッチアドレスキュー２５に、過去のメモリアクセスに基く複数のアドレス値を記憶しておき、リクエストアドレスレジスタ２１内のプロセッサユニットからの要求アドレスが、このアドレス値と一致した場合、要求アドレスにブロックサイズを加えたプリフェッチアドレスをプリフェッチ要求として二次キャッシュに出力する。 - 特許庁

The emulation circuit is provided with a data register circuit 22, a decoded address register circuit 23 and a status register circuit 24 to be accessed from the LSI test program(TP) and from an emulation program(EP) separately from the LSI test program and equivalent to a register of an LSI, an address decoding circuit 21, a timer circuit 26, and first and second interruption circuits 25, 27.例文帳に追加

ＬＳＩテストプログラム（ＴＰ）およびこれとは別にエミュレーションプログラム（ＥＰ）からそれぞれアクセスできる、ＬＳＩのレジスタに相当するデータレジスタ回路２２、デコードアドレスレジスタ回路２３およびステータスレジスタ回路２４と、アドレスデコード回路２１と、タイマー回路２６と、第１および第２割り込み回路２５、２７とを備えている。 - 特許庁

Each independent address register write signal, extended data register write signal, and port data write signal is generated by using the interface signal of a printer port, and a general I/O bus 14 constituted of 8 output data buses, 6 address buses, 4 input data buses, and 1 interrupt control signal is constructed, and plural quickly controllable I/O ports can be directly connected from the CPU of a personal computer.例文帳に追加

プリンタポ−トのインタ−フェイス信号を使って，各々が独立な，アドレスレジスタ書出し信号，拡張デ−タレジスタ書出し信号，及び，ポ−トデ−タ書出し信号を生成し，出力デ−タバス８本，アドレスバス６本，入力デ−タバス４本，割込み制御信号１本からなる汎用Ｉ／Ｏバス１４を構築して，パソコンのＣＰＵから直接，高速に制御可能な多数のＩ／Ｏポートを接続可能にする。 - 特許庁

The time until an address is determined during access to the data storage is shortened by inputting an high-order M bit of an address register group 103 and an high-order M bit of the direct addressing high-order address holding register 107 into a data storage bank controller 114 and discriminating even bank units of the data storage to be accessed in a stage before an access to the data storage occurs.例文帳に追加

アドレスレジスタ群１０３の上位Ｍビットおよび直接アドレッシング上位アドレス保持レジスタ１０７の上位Ｍビットをデータ記憶装置バンク制御装置１１４に入力することにより、データ記憶装置のアクセスが発生する以前の段階で、アクセスするデータ記憶装置のバンク単位までを判別することにより、データ記憶装置へのアクセス時のアドレス確定までの時間を短縮する。 - 特許庁

Furthermore, in an address setting unit 157, addition/subtraction of an initial value is repeated in accordance with the output pattern of the pixel data from the analog front end IC, thereby calculating a pixel position of each of pixel data, and a memory address corresponding to the pixel position is set to an address register RR as a memory address of the destination to write the pixel data.例文帳に追加

また、アドレス設定部１５７は、アナログフロントエンドＩＣによる画素データの出力パターンに合わせて、初期値に対し加減算を繰り返すことにより、各画素データの画素位置を算出し、画素位置に対応するメモリアドレスを、その画素データの書込先メモリアドレスとして、アドレスレジスタＲＲに設定する。 - 特許庁

When user data are written through the terminal of the JTAG interface in the flash memory, a command to instruct writing in an ATA register 27 is inputted from a terminal ITD to a soft register 26f, and an address and user data to be continuously inputted from the terminal TDI according to the command are shift-inputted to an address register 26d and a data register 26c.例文帳に追加

ＪＴＡＧインターフェースの端子を介してフラッシュメモリにユーザデータを書き込む場合、ＡＴＡレジスタ２７への書き込みを指示するコマンドを端子ＴＤＩからシフトレジスタ２６ｆに入力し、そのコマンドに従い、端子ＴＤＩから続いて入力されるアドレスとユーザデータとを、アドレスレジスタ２６ｄとデータレジスタ２６ｃとにシフト入力する。 - 特許庁

A processor 5 brings a detection start register 8 to a set state on the occurrence of an overflow in an output buffer 3a to allow the picture head detector 7A to perform the picture head detection processing and performs interruption processing such as writing back an address to which the head of an overflow picture that is the picture causing the overflow is stored as a value of a write address register 9.例文帳に追加

プロセッサ５は、出力バッファ３ａのオーバーフロー時に、検出スタートレジスタ８をセット状態にしてピクチャ先頭検出器７Ａに上記ピクチャ先頭検出処理を実行させるとともに、オーバーフローを引き起こしたピクチャであるオーバーフローピクチャの先頭が格納されたアドレスを、書込みアドレスレジスタ９の値として書き戻す等の割込み処理を実行する。 - 特許庁

Any one register out of an address register 150, a data input register 160, and a data output register 170 is operated responding to the combination of a signal level of the address input enable-signal/ADe, the data input/output enable-signal/DQe and an input/output control signal/WE.例文帳に追加

各多機能ピンごとに設けられる、アドレスレジスタ１５０、データ入力レジスタ１６０、およびデータ出力レジスタ１７０は、アドレス入力イネーブル信号／ＡＤｅ、データ入出力イネーブル信号／ＤＱｅおよび入出力制御信号／ＷＥの信号レベルの組み合わせに応答して、いずれか一つが動作する。 - 特許庁

A register 7 for simultaneously writing data into two electronic circuit boards 1 corresponding to write access from the side of host is provided for each electronic circuit board 1, and a base address 201 of 2 bits in the address showing the electronic circuit board 1 to be accessed is compared with a base address register 3 by an address comparator circuit 4.例文帳に追加

ホスト側からのライト・アクセスによって２枚の電子回路ボード１内部へ同時にデータを書き込むレジスタ７が電子回路ボード１の各々に設けられ、何れの電子回路ボード１に対してアクセスするかを示すアドレスの内の２ビットのベース・アドレス２０１とベース・アドレス・レジスタ３とを、アドレス比較回路４が比較する。 - 特許庁

When special reproduction different from normal reproduction is requested while transferring DMA, if transferring of a frame among frames stored in a memory 101 is completed, a processor B of which power supply is controlled by a processor A sets a termination address of a stopped frame at which transfer of decoded data stored in the memory 101 is stopped, in the DMA transfer stopped address register 112.例文帳に追加

プロセッサＡにより電源のオン／オフが制御されるプロセッサＢは、ＤＭＡ転送中に、通常再生とは異なる特殊再生が要求されたときに、メモリ１０１に格納されたフレームのうちの、該フレームの転送が完了すると、メモリ１０１に格納されたデコード後データの転送を停止する停止フレームの終端アドレスをＤＭＡ転送停止アドレスレジスタ１１２に設定する。 - 特許庁

Further, an address setting section 157 repeats addition and subtraction for an initial value in matching with an output pattern of the pixel data by the analog front end IC to calculate a pixel position of each of the pixel data and sets a memory address corresponding to the pixel position to an address register RR as a write destination memory address of the pixel data.例文帳に追加

また、アドレス設定部１５７は、アナログフロントエンドＩＣによる画素データの出力パターンに合わせて、初期値に対し加減算を繰り返すことにより、各画素データの画素位置を算出し、画素位置に対応するメモリアドレスを、その画素データの書込先メモリアドレスとして、アドレスレジスタＲＲに設定する。 - 特許庁

The program circuit 40 writes an address inputted from the outside together with a first test command in the fuse circuit 50 when the first test command is issued, and writes the address held in the fuse address register 70 in the fuse circuit 50 when a second test command is issued.例文帳に追加

プログラム回路４０は、第１のテストコマンドが発行された場合には該第１のテストコマンドと共に外部から入力されたアドレスをヒューズ回路４０に書き込み、第２のテストコマンドが発行された場合には際にヒューズアドレスレジスタ７０に保持されたアドレスをヒューズ回路５０に書き込む。 - 特許庁

The non-volatile semiconductor memory comprises a control circuit, which performs a function in which external addresses provided to an input/output pin are stored in a column address register when the external addresses are applied to the input/output pin during data is transmitted to the input/output pin from an internal register or during data is transmitted to a register from the input/output pin.例文帳に追加

不揮発性半導体メモリ装置は、制御回路を含み、その制御回路は、データが内部のレジスタから入出力ピンに伝達される間、又は、入出力ピンからレジスタに伝達される間、入出力ピンに外部アドレスが印加される時、入出力ピンに提供された外部アドレスを列アドレスレジスタに貯蔵する機能を実行する。 - 特許庁

An address register receives an output of the first input buffer circuit as an address responding to address load signals, a command register receives an output of a first address buffer circuit as a command responding to command load signals, and a data input register receives simultaneously output of the first and the second input buffer circuits as data to be programmed responding to the data load signal.例文帳に追加

前記アドレスレジスタはアドレスロード信号に応答して前記第１入力バッファ回路の出力をアドレスとして受け入れ、前記コマンドレジスタは前記コマンドロード信号に応答して前記第１アドレスバッファ回路の出力をコマンドとして受け入れ、前記データ入力レジスタは前記データロード信号に応答して前記第１及び第２入力バッファ回路の出力をプログラムすべきデートとして同時に受け入れる。 - 特許庁

In this microcontroller application system equipped with a microcontroller 1 and a rewritable external memory 2, the external memory 2 is stored with an initial processing program 21 and a prevention program 24 for preventing any failure on an incorporated ROM 13, and a failure detecting circuit 14 compares a failure address set in a failure address register 14a with the execution address of a microcomputer 15 to detect that the defective part is being executed.例文帳に追加

マイクロコントローラ１と書き換え可能な外部メモリ２とを備えたマイクロコントローラ応用システムにおいて、外部メモリ２に、イニシャル処理プログラム２１と、内蔵ＲＯＭ１３上の不具合を回避するための回避プログラム２４とを記憶し、不具合検知回路１４が、不具合アドレスレジスタ１４ａに設定された不具合アドレスとマイクロコンピュータ１５の実行アドレスとを比較することにより、不具合箇所を実行しようとしたときこれを検知する。 - 特許庁