「命令実行後」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

また、命令デコーダ３２０は、予告命令の後に読み出される命令のうち、関数の入力値を設定する入力値設定命令に基づいて、入力選択部３３２から出力される入力値を実行履歴検索部４１０に取得させる。例文帳に追加

The command decoder 320 also directs the execution history search unit 410 to acquire an input value output from an input selection unit 332, according to, among the commands read after the notice command, an input value setting command for setting the input value of the function. - 特許庁

デコーダ１が解読した命令が複数データ書き込み命令である場合、後続の複数の命令の演算結果（データ１２）を書き込みデータ保持回路６のラッチＬ０〜Ｌ３へ格納し、ラッチＬ０〜Ｌ３に格納されたデータを命令の実行とは独立にメモリ装置４０へ書き込む。例文帳に追加

When an instruction which a decoder 1 decodes is the writing instruction of plural pieces of data, the operation result (data 12) of the plural subsequent instructions is stored in the latches L0-L3 in a writing data holding circuit 6 and data stored in the latches L0-L3 are written into a memory device 40 independent of the execution of the instruction. - 特許庁

検査対象の命令コードの中で実行されない命令を検出する不要コード検出部５０と、この検出された不要コードを削除し、これら削除後の命令コード列を所定の規則でアドレス移動して再配置する命令コード再配置部７０とを備えた。例文帳に追加

A processor simulator comprises an unnecessary code detection part 50 for detecting unexecuted instructions in instruction codes to be checked, and an instruction code remapping part 70 for deleting the detected unnecessary codes and moving the addresses of and remapping the instruction code sequence after the deletion according to given rules. - 特許庁

３２ビット固定長命令セットアーキテクチャを実行するように構成されたプロセッサエレメント１２は、各１６ビット命令を１つ又は複数の３２ビット命令のシーケンスに変換することによって１６ビット固定長命令セットアーキテクチャと後方互換性がある。例文帳に追加

The processor element 12 constituted so as to execute the 32-bit fixed length instruction set architecture has the backward compatibility with the 16-bit fixed length instruction set by converting respective 16-bit instructions into one or plural sequences of 32-bit instructions. - 特許庁

プログラム制御部４Ａはデコード段階において、低並列実行モード時に、デコード結果が並列度が“４”の高並列命令の場合は、プログラムカウンタＰＣをインクリメントすることなく、高並列命令の直後のサイクルでＮＯＰ命令を指示する命令コードＯＰを出力する。例文帳に追加

At a decode stage in a low parallel execution mode, when the decode result is a high parallel instruction whose parallel degree is "4" (that is, 4 SIMD), a program control part 4A outputs an instruction code OP to indicate an NOP instruction in a cycle just after the high parallel instruction without incrementing a program counter PC. - 特許庁

他のＣＰＵを停止させることなく、ある命令列を別の命令列に変更する方法であって、命令変更処理のオーバヘッドと、変更後のソフトウェア実行のオーバヘッドの両方を少なくできる、命令の動的変更方法を提供する。例文帳に追加

To provide a method for dynamic alteration of an instruction for altering a certain instruction sequence into another instruction sequence without halting another CPU, and for reducing both overhead for instruction alteration processing and overhead for execution of software after the alteration. - 特許庁

優先順位算出部１５０は、繰上げ後の先行制約順位を本発明の優先順位とし、命令選択部１６１は最高優先順位の命令を選択し、実行時期決定部１６０は選択された命令を配置する処理を、全ての命令が配置済となるまで繰り返す。例文帳に追加

A priority ranking calculation part 150 considers the raised precedence constraint ranking as the priority ranking, an instruction selection part 161 selects the instruction of the top priority ranking, and an execution time determination part 160 repeats the processing of arranging the selected instruction till all the instructions are arranged. - 特許庁

第２の実行部２４は、第２の形式のコードに基づいて所定の処理を実行する際に、最後の命令コードのみを命令コードとして実行する。例文帳に追加

The second executing unit 24 executes only a last instruction code as an instruction code when the defined process is processed based on the codes having the second format. - 特許庁

プロセッサは、実行ステージ以前に命令発行制御部３１にて、搭載された演算器の個数以上の命令を解読して実行条件の判定を行い、条件が偽であった命令に関しては、その命令自体を無効化し、後続する有効な命令によって演算器（ハードウェア）が有効に使用されるように割り当てを行う。例文帳に追加

A processor decides execution conditions by decoding instructions more than mounted computing elements by an instruction issue control part 31 before an execution stage, invalidates instructions themselves whose conditions are false, and performs allocation so that the computing elements (hardware) can effectively be used for following effective instructions. - 特許庁

プロセッサは、実行ステージ以前に命令発行制御部３１にて、搭載された演算器の個数以上の命令を解読して実行条件の判定を行い、条件が偽であった命令に関しては、その命令自体を無効化し、後続する有効な命令によって演算器（ハードウェア）が有効に使用されるように割り当てを行う。例文帳に追加

A processor decodes the number of instructions equal to or more than the number of mounted arithmetic units, decides executing conditions by an instruction issuance control part 31 before an execution stage, as regards an instruction whose conditions are false, invalidates the instruction itself, and performs allocation so that the arithmetic units (hardware) are effectively used by the succeeding valid instructions. - 特許庁

そして、一つの命令に対するエミュレーション処理の実行終了後からさらに余時間Ｔａ経過後に、次の命令に対するエミュレーション処理の実行を開始する。例文帳に追加

After the passage of the residual time Ta after the execution completion of the emulation process to one instruction, the execution of the emulation process for the next instruction is started. - 特許庁

命令デコードユニット２に設けられた制御回路２１内の判定回路２１７は、後続のサブ命令を整数演算ユニット４が実行不可能と判断した場合、先行サブ命令を実行したメモリアクセスユニット３で、後続サブ命令を実行させるように、各セレクタ２１１，２１４，２１５や入替回路２１６の動作を制御する。例文帳に追加

Operations of selectors 211, 214, and 215 and a replacing circuit 216 are so controlled, that when a decision circuit 217 in a control circuit 21 provided to an instruction decoding unit decides that an integer arithmetic unit cannot execute a following sub-instruction, a memory access unit having executed a precedent sub-instruction executes the following sub-instruction. - 特許庁

ロード命令実行時にはD-Cache４やデータメモリ６のヒット検出結果を待たずに、データメモリ６から読み出したデータを用いて後続の命令を投機実行するため、ロード命令のレイテンシーを短縮でき、プロセッサの性能向上が図れる。例文帳に追加

Since in the execution of a load command, the input of the succeeding command is executed using the data read out from the data memory 6 without waiting the hit detection results of the D-Cache D and the data memory 6, the latency of the loading command can be shortened, resulting in the improvement of the processor. - 特許庁

プログラムの現在実行対象命令のオペコードに割り当てられたニーモニックに加えて、現在実行対象命令のオペコードの前後の少なくとも１つ以上の命令のオペコードに依存して、少なくとも１つ以上のニーモニックを割り当てる方式を備える。例文帳に追加

A system is provided, which allocates at least one mnemonic or more in dependence upon at least one or more operation codes around the operation code of a present execution target instruction in addition to a mnemonic allocated to the operation code of the present execution object instruction of a program. - 特許庁

マイクロプロセッサによるプログラムの実行開始後、マイクロプロセッサの実行する命令コードが、設定した種類の分岐命令と一致した場合、トレースデータ生成回路３０には分岐命令トレースデータ生成信号２０５が出力されず、トレースデータ２０２が生成されない。例文帳に追加

If an instruction code executed by a microprocessor matches a branch instruction of the set kind after the program execution is started by the microprocessor, a branch instruction trace data generation signal 205 is not output to a trace data generation circuit 30 and trace data 202 is not generated. - 特許庁

サーバは、装置管理命令とその装置管理命令実行に関するスケジュールとを含むスケジューリングコンテキストをクライアントに伝送し、前記クライアントは、前記装置管理スケジューリングコンテキストを利用して装置管理ツリーを生成した後、特定スケジュール条件を満たす場合に前記命令を実行し、必要に応じてサーバに命令実行結果を報告する。例文帳に追加

A server transmits to a client a scheduling context including a device management command and a schedule for execution of the device management command, and the client generates a device management tree using the device management scheduling context and then executes the command when a specific scheduling condition is satisfied, and when necessary, reports the command execution result to the server. - 特許庁

また、マイクロプログラム制御情報による後続命令の読み出しを指示することにより、マイクロプログラムの実行と再命令読み出し処理の同時実行が可能となる。例文帳に追加

The execution of the microprogram and an instruction re-reading processing can simultaneously be executed by giving the instruction of the reading of the subsequent instruction with microprogram control information. - 特許庁

また、プログラム実行制御部30が、少なくとも前段及び後段の内の一方のパケット処理プロセッサ100のプログラム実行制御部30に対して、命令獲得タイミング及び命令獲得位置を指示する。例文帳に追加

Further, the program performance control part 30 instructs an instruction acquiring timing and an instruction acquiring position to the program performing control part 30 of the packet processing processor in at least one of a former stage and latter stage. - 特許庁

クライアントにおいて印刷先を特定せずに印刷命令を行った後、複数のプリンタのいずれかから印刷実行命令を行う印刷システムにおいて、プリンタの特性に応じた高画質な印刷を効率的に実行する。例文帳に追加

To efficiently print a high quality image according to characteristics of a printer in a print system adapted to instruct print execution from any one of a plurality of printers after issuing print instruction without specifying a printer by a client. - 特許庁

実行中断処理を行い（ステップＳ４０５）、指定の実行中断時間を経過した後、全ての命令を処理したか否かを判定し（ステップＳ４０６）、残りの命令があればステップＳ４０３から処理を繰り返す。例文帳に追加

Execution interruption processing is performed (step S405), whether or not the entire instructions are processed is decided after a designated execution interruption time passes (step S406), and if remaining instructions exist, the processing is repeated from the step S403. - 特許庁

ＲＡＭ２（５１２ワード×３２ビット）の前半２５６ワードで命令実行回数計信号のカウント値を記録し、後半２５６ワードで命令実行時間計数信号のカウント値を記録する。例文帳に追加

A counted value of an instruction execution frequency counter signal is recorded by the first 256 words of the RAM 2 (512 words × 32 bits) and a counted value of an instruction executing time counter signal is recorded by second 256 words. - 特許庁

分岐命令を実行中に割込みが発生したときに、割込み処理から復帰直後に分岐処理を実行する。例文帳に追加

To execute a branch process immediately after return from an interrupt process when an interrupt occurs during the execution of a branch instruction. - 特許庁

アドレス競合が検出されるとキャンセル生成回路において、後続に実行された命令をキャンセルして再実行となる。例文帳に追加

Once the address conflict is detected, a cancel generating circuit cancels an instruction executed later and executes it again. - 特許庁

論理シミュレーション装置は、機械語命令を組み合わせた試験プログラム２６の前後処理命令群には命令レベルシミュレータ２を用い、試験対象命令群には論理シミュレータ５を用いて、命令レベルシミュレータ２と論理シミュレータ５の間で交換データを転送しながら論理シミュレーションを実行している。例文帳に追加

The logic simulation device uses an instruction level simulator 2 for pre- and post-processing instruction groups of a test program 26 wherein machine language instructions are combined and a logic simulator 5 for an instruction group to be tested, and carries out logic simulation while transferring exchange data between the instruction level simulator 2 and logic simulator 5. - 特許庁

命令実行プログラム４０は、アプリケーション３の命令３０をＣＰＵ２０のレジスタに格納して命令３０を処理した後、ＣＰＵ２０のレジスタに格納した命令３０から演算されたＥＤＣと、命令３０に付加されてＥＥＰＲＯＭ２２に記憶されているＥＤＣとを照合することで、ＩＣカード１に対する攻撃を検知する。例文帳に追加

An instruction execution program 40 stores the instructions 30 of the application 3 in a register of a CPU 20 to process the instructions 30, and collates an EDC computed from the instructions 30 stored in the register of the CPU 20, with the EDC added to the instructions 30 and stored in the EEPROM 22 to detect an attack on the IC card 1. - 特許庁

表示制御部２０３は、複数の印刷命令の実行状況を示す状態情報を作成し、かつ、未実行の印刷命令に関する状態情報として、少なくとも、未実行の印刷命令が実行待ちであることを示す第１の状態と未実行の印刷命令が取り消し対象の印刷命令に伴って取り消された後に実行再開を待つ状態であることを示す第２の状態とを区別して表示する。例文帳に追加

A display controller 203 creates status information representing execution states of the plurality of print commands, and distinguishably displays, as the status information concerning the unexecuted print command, at least a first state waiting for execution of the unexecuted print command and a second state waiting for the restart of the execution of the unexecuted print command after the execution of the unexecuted print command has been canceled in connection with the cancellation of the cancel target print command. - 特許庁

この結果、ロード命令と判定したときには、そのロード命令の２サイクルの期間において、第１サイクル目にプログラムカウンタ１０の動作を停止させて後続命令の処理の実行を停止させ、第２サイクル目にプログラムカウンタ１０を動作させて後続命令の処理を実行させるようにした。例文帳に追加

As a result, when deciding that it is the load instruction, the control part 11 stops the operation of a program counter 10 in the first cycle to stop the execution of the processing of the succeeding instruction, and operates the program counter 10 in the second cycle to allow the execution of the processing of the succeeding instruction, in a period of the two cycles of the load instruction. - 特許庁

ソフトウェアを初めて実行しようとするときにディスク１の旧システム用実行モジュールを１命令ずつ逐一変換しながらメモリ３上に展開していくとともにディスク２に格納していく命令変換部４と、メモリ３上に展開された変換後の実行モジュールを実行する命令実行部５とを有する。例文帳に追加

This software execution system is constituted by providing an instruction converting part 4 to develop an execution module for old system of disk 1 on a memory 3 and to store it in a disk 2 as converting it from one instruction to another when the software is attempted to be executed first and an instruction executing part 5 to execute the execution module after conversion which is developed on the memory 3. - 特許庁

コンパイラは、入力された高級言語プログラムに、実行される確率が高い分岐先処理を指定する記述が含まれている場合には、指定された分岐先処理に相当する命令コードを分岐命令の直後または後続命令の直前に配置する。例文帳に追加

When an inputted high-level language program contains a description specifying branch target processing likely to be executed, a compiler places an instruction code corresponding to the specified branch target processing right after a branch instruction or right before a subsequent instruction. - 特許庁

動作モード設定レジスタへの書き込み後の確認をライト命令直後に自動的にリード命令を実行し動作モード設定レジスタに書き込んだデータを確認するマイクロコンピュータを得ること。例文帳に追加

To provide a microcomputer that confirms the data written in an operation mode setting register by automatically reading the instruction immediately after a writing instruction. - 特許庁

インタプリタがその少なくとも一つのオプションコードが偽であると評価した場合、その命令は実行されず、次の命令がロードメモリ２２からワークメモリ２４へ転送され、その後次の命令に対応するオプションコードが評価される。例文帳に追加

If the interpreter evaluates at least the one option code to be false, the instruction is not executed and a succeeding instruction is transferred from the load memory 22 to the work memory 24 and then its corresponding option codes are evaluated. - 特許庁

クライアント装置から印刷命令を入力した後、装置の操作部から所定の情報を入力して印刷命令を実行する画像形成装置において、画像形成装置や一時保管サーバに未完了の印刷命令に係る文書情報が滞留した状態を防ぐこと。例文帳に追加

To prevent document information related to uncompleted print instructions from being retained in an image forming apparatus or a temporary storage server in the image forming apparatus carrying out print instructions by inputting predetermined information from an operating part of the device after inputting the print instructions from a client device. - 特許庁

データメモリ４１８と、該データメモリにデータを書き込む書込命令がキャッシュミス或いはメモリアクセス競合により書き込み失敗となった場合に、メモリアクセス命令ではない限り後続命令を実行し続けるノンストーリングライトバック制御回路４２５と、を備えるように構成する。例文帳に追加

A data processing device comprises a data memory 418, and a non-stalling write-back control circuit 425 that, when a write instruction to write data to the data memory ends in a write error due to a cache miss or memory access contention, continues executing subsequent instructions unless they are a memory access instruction. - 特許庁

リピートバッファ１４への命令コードの格納を終了した後は、リピートブロックの反復により、リピートブロックの先頭にプログラム実行が戻るたびに、命令フェッチユニット１８にリピートバッファ１４から命令コードを供給する構成とされている。例文帳に追加

After the storage of instruction code to the repeat buffer 14 is completed, supply of instruction code from the repeat buffer 14 to an instruction fetch unit 18 is performed every time when the program execution is returned to the head of the repeat block by repetition of the repeat block. - 特許庁

外部の端末２から入力された複数の命令を逐次処理するＣＰＵ２０を備えるＩＣカード１であって、一の命令に対する応答の送信後、次の命令の受信前である受信待ち時間に、ガーベイジコレクションを行う実行環境整備手段２１を備える。例文帳に追加

The IC card 1, equipped with a CPU 20 which sequentially processes a plurality of instructions inputted from an external terminal 2, is equipped with an performance environment preparing means 21 which performs garbage collection in a reception wait time before the reception of a next instruction after a response to one instruction is made. - 特許庁

その後、各種レジスタの退避値を各種レジスタに設定するなどの処理を行った後、ＲＥＴ命令を実行する。例文帳に追加

Then, a process for setting retracting values of various kinds of registers or the like is performed for various kinds of registers, and then, a RET command is performed. - 特許庁

その後、各種レジスタの退避値を各種レジスタに設定するなどの処理を行った後、ＲＥＴ命令を実行する。例文帳に追加

Then, a process for setting retracting values of various kinds of registers is performed for various kinds of registers, and then, a RET command is performed. - 特許庁

ユーザが記号を入力した後、マイクロプロセッサが、画像データベース及び命令データベースから、記号に対応する操作命令を取り出して実行、又は連絡先を探して記号に対応する通信アクションを行う。例文帳に追加

A user inputs a code, and thereafter the microprocessor extracts an operation instruction corresponding to the code from the image database and the instruction database to execute it, or executes a communication action corresponding to the code by searching for a communication destination. - 特許庁

目標のプレロードと記憶命令との間の衝突を訂正するために、この目標のプレロード、及び目標のプレロードの後で実行された全ての命令をフラッシュする。例文帳に追加

In order to correct the collision between the target preload and the storage instruction, this target preload and all instructions executed after the target preload are flashed. - 特許庁

キャッシュを有し、且つｏｕｔ−ｏｆ−ｏｒｄｅｒを行うＣＰＵにおいて、キャッシュミスした先行命令と同一ライン上のデータをアクセスする後続命令を効率的に実行できるようにする。例文帳に追加

To efficiently execute a subsequent command accessing to data on the same line as a preceding command with a cache mishit, in a CPU having a cache and carrying out out-of-order. - 特許庁

中間結果が復元された後、プログラム・カウンタは第１命令バイトを指すため繰り下げられ、命令は、あたかも割り込みが発生しなかったかのようにデータ処理演算の実行を継続する。例文帳に追加

After the intermediate results are restored, the program counter is carried for indicating the first instruction byte, and the execution of the data processing operation is continued by the instruction as if the interrupt did not occur. - 特許庁

マイクロプログラムの後方にはＲＥＴ命令のみを含む２つのセグメントが仮想的に設けられ、この中のＲＥＴ命令の実行によりマイクロプログラムは終了する。例文帳に追加

Two segments including only RET instructions are virtually provided in a rear part of the microprogram, and the microprogram is ended by the execution of RET instruction thereof. - 特許庁

スカラプロセッサとベクトルプロセッサとを含む演算処理装置で、ベクトルストア命令（ＶＳＴ）実行時における、後続のＬ１−キャッシュに対するスカラロード命令（ＬＤＳ）のキャッシュミス検出を高速化する。例文帳に追加

To increase the speed of cache failure detection of a scalar load command (LDS) for a succeeding L1-cache during execution of a vector storing command (VST) in an operation processing device including a scalar processor and a vector processor. - 特許庁

入出力命令が実行された後、アクセス形態検知手段がアクセス形態を検知し、入出力命令がシーケンシャルアクセスであるか否か等の検査が行われる（ステップＳ４−５）。例文帳に追加

After the execution of an input output command, an access configuration detecting means detects the access configuration and an inspection is conducted to determine whether the input output command is a sequential access or not (a step S4-5). - 特許庁

３２ビット固定長命令セットアーキテクチャを実行するように構成され、１６ビット固定長命令セットアーキテクチャと後方互換性を持つプロセッサエレメントを提供すること。例文帳に追加

To provide a processor element to be constituted so as to execute 32-bit fixed length instruction set architecture and with backward compatibility with 16-bit fixed length instruction set architecture. - 特許庁