「Clock In」に関連した英語例文の一覧と使い方(57ページ目) - Weblio英語例文検索

The power consumption reducing circuit comprises a clock circuit having a clock stop circuit in an LSI chip, i.e., a current gated buffer circuit, and a non-full swing circuit, i.e., a small amplitude buffer circuit 8, wherein the small amplitude buffer circuit 8 comprises a leak prevention buffer circuit 9 for preventing leak at the time of clock stop.例文帳に追加

ＬＳＩチップにおけるクロック停止回路を備えたクロック回路である現用のゲーテッドバッファ回路と、フルスイングしない回路である小振幅バッファ回路８とを有し、当該小振幅バッファ回路８はクロック停止時のリークを止める回路であるリーク防止用バッファ回路９を有する。 - 特許庁

In the case that the battery pack 1 and the electronic equipment 50 are connected to each other, a clock terminal 16 and a state detection terminal 18 are connected to each other by a clock terminal 53, and a signal from the clock terminal 16 is inputted into the state detection terminal 18, so that two signals coincide with each other.例文帳に追加

電池パック１と電子機器５０とが接続された場合には、クロック端子１６および状態検出端子１８がクロック端子５３によって接続され、クロック端子１６からの信号が状態検出端子１８に入力されるため、２つの信号が一致する。 - 特許庁

An error with respect to call-incoming timing of 1.2 sec with a slow clock is confirmed with a fast clock at a stage in an initial state to correspond to the call-incoming timing by the combination of the number of slow clocks and the number of fast clocks, and a call-incoming signal is received within a fast clock operation time.例文帳に追加

初期状態の段階で高速クロックにより低速クロックでの着呼タイミング１．２秒に対する誤差を確認し、低速クロック個数と高速クロック個数の組合わせにより着呼タイミングに合わせるようにし、高速クロック動作時間内で着呼信号を受けるようにした。 - 特許庁

A sub-microcomputer 3d stops forming an operation clock of a clock generating part 4 of a front end 3a to control the front end 3a in a sleep mode during receiving the analog television broadcasting and prevents the influence of video noise caused by the operation clock of digital television broadcasting reception processing.例文帳に追加

サブマイコン３ｄにより、アナログテレビ放送の受信時にフロントエンド部３ａのクロック生成部４の動作クロックの形成を停止してフロントエンド部３ａをスリープモードに制御し、デジタルテレビ放送受信処理の動作クロックに起因した映像のノイズの影響を防止する。 - 特許庁

In this manner, the latency is counted based on the frequency-divided clocks LCLKE, LCLKO obtained by dividing the internal clock LCLK instead of the internal clock LCLK, thus ensuring the operation margin sufficiently even if the frequency of the internal clock LCLK is high.例文帳に追加

このように、内部クロックＬＣＬＫそのものではなく、これを分周した分周クロックＬＣＬＫＥ，ＬＣＬＫＯに基づいてレイテンシのカウントを行っていることから、内部クロックＬＣＬＫの周波数が高い場合であっても動作マージンを十分に確保することが可能となる。 - 特許庁

Therefore, by sequentially shifting rise timing of the test clock signal TCK output from such a measuring instrument as logic tester or the like to count status of the master clock signal MCK in that rise timing, jitter of this master clock signal MCK can correctly be measured.例文帳に追加

従って、ロジックテスタ等の測定器から出力するテストクロック信号ＴＣＫの立ち上がりのタイミングを順次ずらして、その立ち上がりのタイミングにおけるマスタクロック信号ＭＣＫの状態をカウントすることにより、このマスタクロック信号ＭＣＫのジッタを正確に測定することができる - 特許庁

To provide an electronic apparatus which prevents reduction in the amount of data communication per unit time by reducing latency between data communications due to the clock cross over processing when the communication is performed between a first circuit unit operated based on a spread spectrum clock and a second circuit unit operated based on a PLL clock.例文帳に追加

スペクトラム拡散クロックに基づき動作する第1の回路ユニットとPLLクロックに基づき動作する第2の回路ユニットとの間で通信を行う場合，クロック乗り換え処理によるデータ通信のレイテンシを小さくし，単位時間当たりのデータ通信量の低下を防止する電子機器を提供する。 - 特許庁

The clock outputted from the gain control part 6 is inputted to an EMI countermeasure wiring 101 wired in parallel to a clock wire 100 connecting the oscillation part 1 and a clock transmission object 2 together and then transmitted to a terminal part 9 through the EMI countermeasure wiring 101.例文帳に追加

利得制御部６から出力されたクロックは、発振部１とクロック伝達対象２とを接続するクロック配線１００と平行に配線されたＥＭＩ対策配線１０１に接続に入力され、ＥＭＩ対策配線１０１を介して終端部９に伝送される。 - 特許庁

The recording signal and a signal, where a phase-locked clock signal is divided, are inputted to the device for performing the sample/hold from a device for generating the recording signal; and the PLL installed in the device performing the sample/hold generates a reference clock signal phase-locked to the clock signal and is multiplied.例文帳に追加

記録信号を生成するデバイスからサンプルホールドを行うデバイスへ記録信号およびに位相同期したクロック信号の分周した信号を入力し、サンプルホールドを行うデバイスに実装されたＰＬＬによりこのクロック信号に位相同期し逓倍した基準クロック信号を生成する。 - 特許庁

Thus, it is possible to separate the wire layer used for the clock signal from a wire layer used for other signals such as a power supply so as to suppress wires of the other signals from making a detour in accordance with the change of the clock structure, thereby avoiding a delay and variations from being caused to the other signals than the clock signal.例文帳に追加

これによって、クロック信号で用いる配線層と電源等その他の信号で用いる配線層とを分離することが可能となり、クロック構造変更に伴う、その他の信号に対する迂回配線を抑制し、クロック信号以外への遅延変動を抑制することができる。 - 特許庁

The data reproducing device is composed of a data processing circuit which has a circuit for converting sample data during a channel clock operation into parallel data, and a circuit for interpolating missing data during half clock operation and generating the data, switches data to be outputted and always operates in a frequency of a half of a channel clock so as to share circuits.例文帳に追加

チャネルクロック動作時のサンプルデータを並列データに変換する回路と、ハーフクロック動作時の欠落するデータを補間して生成する回路を有し、出力するデータを切り替えて、常にチャネルクロックの半分の周波数で動作するデータ処理回路により構成し、回路の共有化を図る。 - 特許庁

A clock generating circuit includes a clock-generating unit 20 for generating a plurality of clocks having predetermined phase differences, respectively, from the phase of a reference clock; and a self-test circuit BIST for measuring phase differences of a pair of clocks whose phases are adjacent, among the plurality of clocks, respectively, in an operation test.例文帳に追加

クロック生成回路は，基準クロックの位相に対して所定の位相差をそれぞれ有する複数のクロックを生成するクロック生成ユニット２０と，動作テストのときに，複数のクロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路ＢＩＳＴとを有する。 - 特許庁

When a receiving buffer amount reaches a center value, a clock master synchronous control unit of a legacy IP converter 12-1 set as a clock master sets a variable clock unit at a fixed center frequency and actuates it to generate synchronous communication data from data stored in a receiving buffer, and transmits them to a legacy device 10-1.例文帳に追加

クロックマスタに設定されたレガシーＩＰ変換器１２−１のクロックマスタ同期制御部は、受信バッファ量がセンタ値に達した際に、可変クロック部を中心周波数に固定して起動させ、受信バッファの蓄積データから同期通信データを生成してレガシー機器１０−１に送信する。 - 特許庁

A clock control circuit 110 carries out control of whether or not to supply the internal Clock 43 outputted by the clock supply circuit 10 to each function block in accordance with the value held by the Wakeup select register 15 when it receives the Wakeup signal 3 from the outside during a stop mode.例文帳に追加

クロック制御回路１１０は、ストップモード時に外部からＷａｋｅｕｐ信号３を受けると、Ｗａｋｅｕｐセレクトレジスタ１５に保持されている値にしたがって、クロック供給回路１０で出力された内部Ｃｌｏｃｋ４３を各機能ブロックへ供給するか否かを制御する。 - 特許庁

The CPU 24 also sets clock frequency data corresponding to the rotating speed of the motor to be controlled in the ASIC 23, and the ASIC 23 reads the frequency data of the basic frequency table with a clock frequency corresponding to the clock frequency data instructed by the CPU 24 and drives the motor 21.例文帳に追加

また、ＣＰＵ２４からＡＳＩＣ２３に対して、制御するモータの回転数に応じたクロック周波数データを設定し、ＡＳＩＣ２３がＣＰＵ２４により指示されたクロック周波数データに応じたクロック周波数で基本周波数テーブルの周波数データを読み出してモータ２１を駆動する。 - 特許庁

To provide new clock protein BMAL2(Brain-Muscle-Arnt-like protein 2) that is important in the clock oscillation mechanism including a light-input pathway and an output pathway, a new clock gene encoding the protein, a method for screening a substance promoting or suppressing a promoter- transcripting activity using it, and so on.例文帳に追加

光入力経路及び出力経路を含む時計発振機構において重要である新規時計タンパク質ＢＭＡＬ２（Brain-Muscle-Arnt-Like protein 2）、それらをコードする新規時計遺伝子、及びそれらを利用したプロモーター転写活性の促進又は抑制物質のスクリーニング方法等を提供すること。 - 特許庁

In the second internal clock generation circuit, a control signal for adjusting a phase/frequency difference between a synchronous object signal (DATA) and a second internal clock signal is generated with the given operation control signal as a reference to adjust the phase/frequency of the second internal clock signal.例文帳に追加

この第２の内部クロック発生回路においては、この与えられた動作制御信号を基準として、同期対象信号（ＤＡＴＡ）と第２の内部クロック信号との位相／周波数差を調整する制御信号を生成して第２の内部クロック信号の位相／周波数を調整する。 - 特許庁

The second wireless controller detects a code included in the third signal received, synchronizes the operation clock with a third reproduction clock generated from the third signal based on the code thus detected, and then transmits a fourth signal generated based on the operation clock thus synchronized to the wireless device.例文帳に追加

第２の無線制御装置は、受信した第３の信号に含まれるコードを検出し、検出したコードに基づいて、第３の信号から生成した第３の再生クロックに動作クロックを同期させ、同期させた動作クロックに基づいて生成した第４の信号を無線装置に送信する。 - 特許庁

To provide a method and a circuit for selecting and outputting a clock signal capable of properly selecting and outputting the clock signal with desired frequency either of high and low even when difference exists in inputted period of two or more clock signals with different frequencies.例文帳に追加

周波数の異なる２以上のクロック信号の入力時期に差があった場合にも、高低いずれか所望とする周波数のクロック信号を適切に選択して出力することができるクロック信号の選択出力方法および選択出力回路を提供すること。 - 特許庁

A flip-flop operating in synchronizing with an internal clock, aserting the strobe signal at the start of the clock and negating the strobe signal by the time of start of the next clock is produced and the flip-flop is output by way of a delay circuit having a delay time same as the delay element of the signal of an object to be inspected.例文帳に追加

内部クロックに同期して動作し、クロックの立ち上がりでストローブ信号をアサートし、次のクロックの立ち上がりまでにストローブ信号をネゲートするフリップフロップと、前記フリップフロップの出力を検査対象の信号の遅延要素と同じ遅延時間をもつ遅延回路を介して出力する。 - 特許庁

The radio communication apparatus 1 of the present invention includes: a reception part 8 for receiving a radio signal in a prescribed frequency band; a PLL 12 for supplying an operation clock to the reception part 8; and a voltage controlled oscillator (VCO) 13 for giving a reference clock to be the reference of the operation clock to the PLL 12.例文帳に追加

本発明の無線通信装置１は、所定の周波数帯域で無線信号を受信する受信部８と、受信部８に対して動作クロックを供給するＰＬＬ１２と、ＰＬＬ１２に対して、前記動作クロックの基準となる基準クロックを与えるＶＣＯ１３と、を備えている。 - 特許庁

To prevent a polygon motor from being broken in such a configuration that a clock signal generating circuit whose clock frequency is controlled by a second control circuit different from a first control circuit driving and controlling the polygon motor generates a reference clock signal for rotational driving of the polygon motor.例文帳に追加

ポリゴンモータを駆動制御する第１の制御回路とは異なる第２の制御回路によりクロック周波数が制御されるクロック信号発生回路によりポリゴンモータを回転駆動させる基準クロック信号を生成する場合であってもポリゴンモータが破損しないようにする。 - 特許庁

To provide a semiconductor integrated circuit and a test clock signal control method capable of performing a fine timing setting have freedom in timing adjustment of an internal signal by taking a test clock signal for timing adjustment from the outside and replacing the signal with an internal clock signal.例文帳に追加

外部からタイミング調整のためのテストクロック信号を取込むようにして内部のクロック信号と置きかえることにより、内部信号のタイミング調整において自由度がありかつ微細なタイミング設定をすることが出来る半導体集積回路及びテストクロック信号制御方法を提供する。 - 特許庁

A second flip-flop circuit 20 receives clock signals supplied from the outside of the flip-flop circuit on less stages of inverters than the inverters included in the first flip-flop circuit 10, and is operated by at least either these clock signals or clock signals outputted from the inverters.例文帳に追加

第２フリップフロップ回路２０は、フリップフロップ回路の外部から供給されるクロック信号を、第１フリップフロップ回路１０に含まれるインバータより少ない段数のインバータで受けて、そのクロック信号およびインバータから出力されるクロック信号の少なくとも一方で動作する。 - 特許庁

In the digital phase-locked loop circuit, a second frequency divider 18 divides a predetermined master clock into 1/N stages according to first synchronizing control signals (c), (d) from a first phase comparator 10 and generates an output clock (g) having an M-fold frequency of a reference clock (a).例文帳に追加

このディジタル位相同期ループ回路において、第２の分周器１８は、第１の位相比較器１０からの第１の同期制御信号(c),(d)にしたがって所定のマスタ・クロックを１／Ｎに分周して基準クロック(a)のＭ倍の周波数を有する出力クロック(g)を生成する。 - 特許庁

A master transmission device which is one of the plurality of transmission devices has a first calculation part for calculating a first differential value indicating a differential value between a common clock supplied from a controller to the plurality of transmission devices and a master clock which is a clock used in the present device.例文帳に追加

複数の伝送装置のうちの一つであるマスタ伝送装置は、制御装置から複数の伝送装置に供給される共通のクロックである共通クロックと自装置で用いるクロックであるマスタクロックとの差分値を示す第一の差分値を算出する第一の算出部を備える。 - 特許庁

When switching between them is carried out, an interlocked synchronizer that is included in the multiplexer 100 is used, also a selection signal 108 from a control register 130 is responded to, and an output clock signal 102 is transferred from a first clock source to a second clock source cleanly like 'no glitch'.例文帳に追加

これらの間を切り替える際、マルチプレクサ１００が含むインタロックド・シクロナイザを使用してかつ制御レジスタ１３０からの選択信号１０８に応答して、出力クロック信号１０２を第１のクロック源から第２のクロック源へクリーンに「無グリッチ」であるように遷移させる。 - 特許庁

The apparatus for measuring the position is provided with a clock generator 12 which generates a sufficiently high-speed clock signal in comparison with an interval of an encoder pulse signal, and a counter device 13 which counts a slit spacing of the encoder by using the high-speed clock signal and heightens the resolution of the encoder on the basis of results of the counting measurement.例文帳に追加

エンコーダパルス間隔より十分高速のクロックを発生させるクロックジェネレータ１２と、その高速クロックによりエンコーダスリット間隔を計数し、その計測結果を基にエンコーダの分解能を高分解能化する計数装置１３とを備えた位置測定装置。 - 特許庁

A master station 1 includes a main clock generating section 3 employing a highly precise oscillator such as a crystal oscillator or a ceramic oscillator and generates a carrier signal in the case of applying ASK modulation to a transmission signal on the basis of a clock signal outputted from the main clock generating section 3.例文帳に追加

マスター局１は水晶発振子或いはセラミック発振子等の高精度な発振子を用いたメインクロック発生部３を備え、該メインクロック発生部３より出力されるクロック信号に基づいて、送信信号をＡＳＫ変調する際のキャリア信号を生成する。 - 特許庁

To provide a radio controlled timepiece capable of automatically controlling a clock time by receiving an electric wave in two or more areas of the world, and capable of setting the clock time right in each area by performing an operation being not forgotten easily.例文帳に追加

世界の複数の地域において電波受信による自動的な時刻修正が可能であり、且つ、簡単に忘れることのない操作によって各地域の時刻設定に合わせることが可能な電波修正時計を提供する。 - 特許庁

The CPU 60 is so constituted that it operates in a high-speed mode according to a high-speed clock 66a when a port P1 is enabled and operates in a low-speed mode according to a low-speed clock 66b when only a port P2 is enabled.例文帳に追加

ＣＰＵ６０は、ポートＰ１がイネーブルである場合には、高速クロック６６ａによる高速モードで動作し、ポートＰ２のみがイネーブルである場合には、低速クロック６６ｂによる低速モードで動作するように構成される。 - 特許庁

A functional block 102, where a clock buffer operated synchronously by the maximum frequency clock is arranged, in the plurality of functional blocks 104, is arranged diagonally to the pads 107', 112' at the corner in the internal circuit region 103.例文帳に追加

複数の機能ブロック１０４のうち、最高周波数クロックで同期動作するクロックバッファが配置された機能ブロック１０２は、内部回路領域内１０３の角部にパッド１０７’、１１２’と対角をなして配置されている。 - 特許庁

The bi-directional storage device 560 stores the video signal at the position corresponding to the writing address in response to the first clock signal, and outputs the stored video signal to the position corresponding to the reading address in response to the second clock signal.例文帳に追加

双方向記憶装置は第１クロック信号に応答して書込みアドレスに相応する位置に映像信号を貯蔵し、第２クロック信号に応答して読出しアドレスに相応する位置に貯蔵された映像信号を出力する。 - 特許庁

To provide a clock distribution system in which the timing of received optical data signal coincides with the timing of a clock of a self-station in communication of either direction when two-way optical communication is performed between a master station and a slave station.例文帳に追加

マスタ局とスレーブ局との間で双方向の光通信を行なうときに、いずれの方向の通信においても受信した光データ信号のタイミングと自局のクロックのタイミングとが一致するようなクロック分配システムを提供する。 - 特許庁

Consequently, data are held by a loop formed by a transfer gate circuit TG4 in which the clock signal C01 is H, the clock signal C02 is L and which is on in the slave latch circuit 12 and active inverter circuits INV5, INV6.例文帳に追加

したがって、クロック信号Ｃ０１はＨ、クロック信号Ｃ０２はＬであって、スレーブラッチ回路１２においてオンであるトランスファゲート回路ＴＧ４、アクティブなインバータ回路ＩＮＶ５、ＩＮＶ６によって形成されるループでデータが保持される。 - 特許庁

When delay failure which is caused by increase of partial wiring resistance or the like exists in a clock distribution circuit 4, a high level pulse of the clock signal for test vanishes in the middle of propagation, and can be detected as malfunction of a flip flop.例文帳に追加

クロック分配回路４内で部分的な配線抵抗の増大などによる遅延故障があるときには、テスト用クロック信号のハイレベルパルスが伝搬途中で消滅し、フリップフロップの動作不良として検出することができる。 - 特許庁

Then, a clock generator 12 once stops a clock CLK, and a retrieving processor 25 obtains an address of the singular cell in the semiconductor memory from the address in the block from an address holder 23 and block identification information from the unit 26.例文帳に追加

するとクロック発生器１２はクロックＣＬＫを一旦止め、検索処理部２５はアドレス保持器２３からのブロック内アドレスとブロック判定器２６からのブロック識別情報から半導体メモリ上の特異セルのアドレスを求める。 - 特許庁

A clock CLK2 is generated by executing mask processing to a clock CLK3 in a mask processing part 106 to be set at a frequency in accordance with a data volume of the imaging data per channel output from the rearrangement part 105.例文帳に追加

並び替え部１０５から出力されるチャンネル当たりの撮像データのデータ量に応じた周波数となるようにマスク処理部１０６においてクロックＣＬＫ３に対するマスク処理がなされてクロックＣＬＫ２が生成される。 - 特許庁

Whether or not the cycle is a memory read cycle is detected and when the relation between the clock of the system side and the clock of the high-speed processor side is specific in the memory read cycle, a burst ready signal is quickened in phase and outputted to a processor.例文帳に追加

メモリリードサイクルか否かを検出し、メモリリードサイクルの場合であってシステム側のクロックと高速処理装置側のクロックとの関係が所定の場合には、バーストレディの信号の位相を早めてプロセッサ３に出力する。 - 特許庁

To shorten a DLL clock cycle in lock control and to improve operational stability of a DLL circuit by preventing a delay amount from being updated, on the basis of a result of erroneous determination in phase detection, when a DLL clock disappears.例文帳に追加

ＤＬＬクロックが消失した場合に、位相検知における誤判定の結果を基に、遅延量が更新されることを回避し、ロック制御におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性の向上を図る。 - 特許庁

Since the delay time t1 of the first clock circuit 11 and the delay time t2 of the second clock circuit vary in the same manner even when the production variations occur, timing error is not easily caused in the second flip-flop 15.例文帳に追加

製造ばらつきが発生した場合でも、第１のクロック回路１１の遅延時間ｔ１と第２のクロック回路の遅延時間ｔ２とは同じように変動するので、第２のフリップフロップ１５でタイミングエラーが生じやすくなることがない。 - 特許庁

The method for measuring circadian rhythms includes measuring the expression amount of one or more genes selected from the group consisting of the Period gene, the Bmal gene and the Clock gene in saliva collected from a living organism on the basis of the expression amount of the gene in the saliva.例文帳に追加

生物個体から採取された唾液中のPeriod、BmalおよびClockより成る群から選択される１以上の遺伝子の発現量を測定し、唾液中の該遺伝子の発現量に基づき、前記生物個体の概日リズムを測定する - 特許庁

Therefore, data can be accurately read even if noise is generated in response to the leading edge of the clock signal CLK in the low-speed read mode, because the noise level has dropped at the trailing edge of the clock signal CLK.例文帳に追加

したがって、低速読出モードにおいてクロック信号ＣＬＫの立ち上がりエッジに応答してノイズが発生してもクロック信号ＣＬＫの立下りエッジではノイズレベルが低下しているので、正確にデータ読出を行なうことができる。 - 特許庁

Communication is performed similarly to a conventional Pure-ALOHA in being activated, where a quasi Slotted ALOHA is implemented by each terminal station which uses a reception confirmation signal from a central station as a clock signal and performs packet transmission in a manner to synchronize with the clock signal.例文帳に追加

起動時は、従来のピュアアロハと同様に通信を行うが、各端末局は中央局からの受信確認信号を時計信号として用い、これに同期するようにパケット送信を行うことで、擬似的にスロッテドアロハとする。 - 特許庁

Since, in this manner, the exclusive OR circuit at a final stage does not require input of a clock signal, the difficulty in timing design is eliminated, and further, no high speed clock is required, for reduced power consumption.例文帳に追加

こうすると、最終段の排他的論理和回路にはクロック信号を入力する必要がないため、タイミング設計の困難さから解放されるのみならず、高速クロックを不要にできることから消費電力の低減も可能となる。 - 特許庁