「Clock In」に関連した英語例文の一覧と使い方(56ページ目) - Weblio英語例文検索

To surely control a clock jitter for a semiconductor integrated circuit for a programmable device and the like in a comparatively short time and at a comparatively low cost as to a clock jitter controlling method and a program therefor.例文帳に追加

クロックジッタ抑制方法及びプログラムにおいて、比較的短時間、且つ、比較的低コストでプログラマブルデバイス等の半導体集積回路のクロックジッタを確実に抑制することを目的とする。 - 特許庁

To avoid loss of synchronization with a counter device by speedily synchronizing a clock to a reserve system, the clock being used by an active system uses up to the moment when a switching event occurs in redundant configuration.例文帳に追加

冗長構成において、切替事象発生時に、それまでの運用系の用いていたクロックを予備系に対して迅速に同期させ、対向装置との間でクロック同期外れを回避できるようにする。 - 特許庁

On the basis of the phase comparison of a delay clock signal D4, outputted from a variable delay circuit group 3 and a frequency divided clock signal (1/n)CLK, feedback control is applied to delay in the variable delay circuit group.例文帳に追加

可変遅延回路群３から出力された遅延クロック信号Ｄ４と分周クロック信号（１／ｎ）ＣＬＫとの位相比較に基づいて可変遅延回路群における遅延がフィードバック制御される。 - 特許庁

In the clock generation circuit, a DPPL circuit is provided with a VCO 300 for converting a reference clock inputted from the external into multiplied frequency and inputting the converted frequency to a delay circuit 110.例文帳に追加

この出願に開示されたクロック生成回路は、ＤＰＰＬ回路に、外部入力の基準クロックを逓倍の周波数に変換して遅延ゲート１１０に入力するＶＣＯ３００を設ける。 - 特許庁

In the case of generating a clock corresponding to the sub-carrier frequency of the video signal, the phase of the clock with a sub-carrier frequency is adjusted based on the phase difference detected by the phase comparing part 30.例文帳に追加

そして、映像信号のサブキャリア周波数に対応したクロックを発生させる場合に、位相比較部３０で検出された位相差に基づいて、サブキャリア周波数のクロックの位相を調整する。 - 特許庁

To provide a clock monitoring device capable of simultaneously monitoring the frequency and duty ratio of an operating clock, and easily monitoring two clocks even in equipment to be operated with two different clocks.例文帳に追加

動作クロックの周波数とデューティ比を同時に監視することができ、異なる２つのクロックで動作する機器においても容易に２つのクロックを監視することができるクロック監視装置を提供すること。 - 特許庁

The test circuit 100 is provided with a first clock generator 101, a second clock generator 102, the circuit 103 to be tested, a built-in self test circuit 104 for performing the test, and a tester synchronization circuit 105.例文帳に追加

テスト回路１００は、第１のクロックジェネレータ１０１と、第２のクロックジェネレータ１０２、テスト対象回路１０３と、テストを行う組み込み自己テスト回路１０４と、テスタ同期回路１０５を備える。 - 特許庁

A clock input circuit 13 is provided with a NAND circuit NAND 0 to which power is supplied even in the standby mode and performs the gate control of a clock signal CK by a standby mode signal RET.例文帳に追加

クロック入力回路１３は、スタンバイモードにおいても電源が供給され、スタンバイモード信号ＲＥＴによってクロック信号ＣＫをゲート制御するＮＡＮＤ回路ＮＡＮＤ０を備える。 - 特許庁

To use a sandglass-type clock or toy clock as a timer, for a game and an interior ornament by having asymmetrical shape in a state of floor type with respect to its top and bottom.例文帳に追加

砂時計式の時計または時計玩具においては、天地を非対称型にし、常に据置型の状態でタイマーとして、ゲーム用として及び室内の装飾品として使用できるようにする。 - 特許庁

The driving elements 121 and 122 generate crosstalk signals of the same and/or opposite phase in parallel with the adjusted signal when a phase difference occurs between the first clock signal and the second clock signal.例文帳に追加

駆動素子１２１及び１２２は、第１クロック信号と第２クロック信号との間に位相差が生じた場合、調整信号と並行した同相及び／又は逆相のクロストーク信号を生成する。 - 特許庁

In a phase synchronization loop circuit 10, a phase comparator 1 compares a phase of an input clock CLKI and that of an output clock CLKO, and outputs control signals UP and DOWN as the result of the comparison.例文帳に追加

位相同期ループ回路１０において、位相比較器１は、入力クロックＣＬＫＩと出力クロックＣＬＫＯとの位相を比較し、比較結果として制御信号ＵＰ，ＤＯＷＮを出力する。 - 特許庁

The multilayer system executes starting of the other secondary masters 1 by means of one primary master 1 such as a CPU or the like, in which clock signals are always supplied from a clock generator 4.例文帳に追加

本発明にかかるマルチレイヤシステムは、クロックジェネレータ４からクロック信号が常時供給されるＣＰＵ等の第１のマスタ１によって、他の第２のマスタ１を起動する場合の処理に特徴を有する。 - 特許庁

In the timing control circuit 109, the timing relation between the clock signal CKB7 and the inspection timing signal A1, and the timing relation between the clock signal CKB7 and the inspection timing signal A2 are independently controlled.例文帳に追加

タイミング制御回路１０９では、クロック信号ＣＫＢ７と検査タイミング信号Ａ１とのタイミング関係、並びに、クロック信号ＣＫＢ７と検査タイミング信号Ａ２とのタイミング関係が独立に制御される。 - 特許庁

To provide a clock frequency control method and a computer program that can appropriately change the clock frequency of a processing unit in accordance with the number, scale or computational complexity of application programs executed.例文帳に追加

実行するアプリケーションプログラムの数、規模又は演算量等に応じて、処理装置のクロック周波数を適切に変更することができるクロック周波数制御方法及びコンピュータプログラムの提供。 - 特許庁

In each signal holding block RSA (k), two clock pulses having different phases are selectively set from three-phase clock pulses CK1, CK2 and CK3 according to the sequence number k.例文帳に追加

また、各信号保持ブロックＲＳＡ（ｋ）には、当該順列番号ｋに応じて、３相のクロックパルスＣＫ１、ＣＫ２、ＣＫ３から、異なる位相を有する２つのクロックパルスが選択的に設定される。 - 特許庁

The jitter exceeding a prescribed amount of jitter is superposed in the serial data input into the deserializer 106, as the jitter impressed to the reference clock signal is superposed to the multiplied clock signal.例文帳に追加

当該逓倍クロック信号には基準クロック信号に印加されたジッタが重畳されているためデシリアライザ１０６に入力されるシリアルデータには所定量のジッタを超える量のジッタが重畳されている。 - 特許庁

To appropriately discriminate a phase error of an N-phase clock in a digital PLL device for realizing the high speed reproduction or high playability while lowering operating frequency by a new algorithm using the N-phase clock.例文帳に追加

Ｎ相クロックを使用する新規なアルゴリズムにより動作周波数を低くし、高速再生や高いプレヤビリティを達成するデジタルＰＬＬ装置において、Ｎ相クロックの位相誤差を適切に判定する。 - 特許庁

A broadcasting signal inputted via the antenna 1 and the tuner 2 is inputted in the clock data extraction processing part 5 of the microcomputer 10 and the clock data extraction processing part 5 acquires time information for correction.例文帳に追加

アンテナ１及びチューナ２を介して入力された放送信号はマイコン１０の時計データ抽出処理部５に入力され、時計データ抽出処理部５が補正用の時間情報を取得する。 - 特許庁

To obtain a clock signal generating device capable of generating a clock signal having high accuracy by solving various problems to be generated by the crosstalk with adjacent tracks in recording to an optical disk.例文帳に追加

光ディスクへの記録において、隣接トラックとのクロストークにより発生する種々の問題を解決して、精度の高いクロック信号を生成することができるクロック信号発生装置を得ること。 - 特許庁

In dependence on an asserted chip select signal line, a communication protocol, such as a baud rate, clock logic and a clock phase, is switched to enable communication using an optimum communication protocol for each device.例文帳に追加

この際、アサートするチップセレクト信号線に対応させ、ボーレート、クロック論理、クロック位相などの通信プロトコルを切り替えることで、個々のデバイスに最適な通信プロトコルを用いて通信することが出来る。 - 特許庁

A synchronous signal generation part 2 latches the signals CS1 to CSn having passed through the part 1 in synchronization with a clock signal CLK and outputs them as clock synchronization access signals ACKT1 to ACKTn.例文帳に追加

同期信号生成部２は、アクセス受理部１を通過したアクセス信号ＣＳ１〜ＣＳｎをクロック信号ＣＬＫに同期させてラッチしクロック同期アクセス信号ＡＣＫＴ１〜ＡＣＫＴｎとして出力させる。 - 特許庁

The transistors 12, 13 output a ground voltage and a power supply voltage from their common drain in accordance with the rising change of the clock CK1 and the falling change of the clock CK2 (signal CK3').例文帳に追加

トランジスタ１２，１３は、それぞれクロックＣＫ１の立ち上がり変化およびクロックＣＫ２の立ち下がり変化に応じて接地電圧および電源電圧を共通のドレインから出力する（信号ＣＫ３´）。 - 特許庁

To provide a semiconductor device capable of regularly performing a high-speed data transfer synchronous to an external clock signal before and after output impedance adjustment in a semiconductor device with a clock generation circuit.例文帳に追加

クロック発生回路を備えた半導体装置であって、出力インピーダンス調整の前後において、常時外部クロック信号と高速に同期したデータ伝送が可能な半導体装置を提供する。 - 特許庁

The states of the driving waveform data signal DATA1 corresponding to rising edges of respective clock pulses in a clock signal CLK are successively latched by a latch circuit 35A, and a first driving waveform signal FIRE01 is generated.例文帳に追加

クロック信号CLKにおける各クロックパルスの立ち上がりエッジに対応する駆動波形データ信号DATA1の各状態をラッチ回路３５Ａが順次ラッチして、第１の駆動波形信号FIRE01を生成する。 - 特許庁

To provide a clock supply system capable of reducing electromagnetic interference(EMI) waves and power consumption in an information processor adopting plural synchronous SRAMs(SSRAMs) to be driven on the basis of a clock.例文帳に追加

クロックに基づき動作する複数の同期式ＳＲＡＭ（ＳＳＲＡＭ）を採用する情報処理装置における電磁妨害波（ＥＭＩ）および消費電力を低減するクロック供給方式を提供する。 - 特許庁

A semiconductor memory operated in synchronism with a clock externally supplied, is provided with a circuit generating an output strobe signal for outputting data from the clock and outputting it to the outside.例文帳に追加

外部から供給されるクロックに同期して動作する半導体記憶装置において、前記クロックからデータ出力用の出力ストローブ信号を生成して外部に出力する回路を設けた。 - 特許庁

A hard disk 140 stores audio data wherein information showing musical sound waveforms of music is prescribed in time series and the audio data are read out according to the clock outputted from the clock generation part 112.例文帳に追加

ハードディスク１４０は、楽曲の楽音波形を示す情報が時系列的に規定されたオーディオデータを記憶しており、クロック生成部１１２から出力されるクロックに従ってオーディオデータを読み出す。 - 特許庁

To attain simulation for the variance of a clock skew in the design of a semiconductor integrated circuit by an efficient(realistic) circuit scale which is equivalent to the simulation of a whole clock tree.例文帳に追加

半導体集積回路の設計におけるクロックスキューのばらつきに対するシミュレーションを、クロックツリー全体をシミュレーションするのと等価で且つ効率的（現実的）な回路規模で行なえるようにする。 - 特許庁

Thus, intentional insertion of an individual buffer is described in the VHDL so that the same shift register uses a clock outputted from the same buffer so as to decrease clock skew.例文帳に追加

これにより、同一のシフトレジスタ内では、同一のバッファから出力されるクロックを使用するように、意図的に個別のバッファを挿入するようＶＨＤＬで記述することにより、クロックスキューを小さくする。 - 特許庁

In the case of measuring jitter tolerance, the data selector 19 gives the output data DOUT[0:9] and the clock selector 20 gives the recovery clock RCLK to the parallel serial conversion circuit 15.例文帳に追加

ジッタトレランスを測定する場合には、パラレルシリアル変換回路１５には、データセレクタ１９から出力データＤＯＵＴ［０：９］が入力され且つクロックセレクタ２０からリカバリクロックＲＣＬＫが入力される。 - 特許庁

In this invention, modulating the clock frequency to increase the clock frequency and frequency-modulating the amplitude decreases the electromagnetic interference due to the decreased amplitude.例文帳に追加

本発明は、クロック周波数を変調させることによって、クロック周波数を増加させ、同時に振幅を周波数変調によって減少させてその振幅減少によって電磁障害を減少させる。 - 特許庁

In the suspension period of a USB transmission control part 12, the generating of the transmit clock CLK#1 is stopped and only an event monitor device 13 which monitors event generation on a port operates with the low-speed clock CLK#2.例文帳に追加

ＵＳＢ伝送制御部１２のサスペンド期間中は、伝送クロックＣＬＫ＃１の発生は停止され、ポート上のイベント発生を監視するイベント監視装置１３のみが、低速クロックＣＬＫ＃２によって動作する。 - 特許庁

When an reception error is detected by an error detector 623 by a delay or the like of the operation, the clock-supply controller 621 continues the supply of the clock signal RCK_-in for reception of retransmission data.例文帳に追加

この作動の遅延等により、エラー検知部６２３により受信エラーが検知されると、クロック供給制御部６２１はクロック信号ＲＣＫ＿ｉｎの供給を継続して再送データを受信させる。 - 特許庁

To suppress the effect of jitter at a point for switching the clock period through simple circuitry upon occurrence of such a dot clock as the number of pulses of a reference signal reaches a specified count in a specified time.例文帳に追加

簡易な回路構成で、所定時間内に基準信号のパルス数が所定数になるようなドットクロックを生成した場合に、クロック周期を切り換えるポイントでのジッタの影響を低減する。 - 特許庁

A first counter 21 of a divider circuit 2a is operated in synchronism with a rising edge of a reference clock signal ICK and generates a first division signal RCK, which divides the frequency of the reference clock signal ICK.例文帳に追加

分周回路２ａの第１カウンタ２１は基準クロック信号ＩＣＫの立ち上がりエッジに同期動作して基準クロック信号ＩＣＫを分周した第１分周信号ＲＣＫを出力する。 - 特許庁

When preparation of a next transfer is not completed in each slave device, the clock weight signals w1-wN are transmitted by open drain connection to extend the inverse time of the transfer clock, are connected to a pull-up resistor R, are consolidated into one clock weight signal W, and are input into the master device.例文帳に追加

クロックウエイト信号w1〜wNは各スレーブデバイスにおいて次の転送準備が完了していない場合に転送クロックの反転時を延長させるためにオープンドレイン接続で送出され、プルアップ抵抗Ｒに接続されて一つのクロックウエイト信号Ｗに集約されマスタデバイスに入力する。 - 特許庁

In a disk drive including a synchronous clock generator 161 for generating a synchronous clock to synchronize with the speed of a disk medium 10 during a write operation, the synchronous clock generator 161 enters the acceleration of a spindle motor 11 as a feed-forward control input value to a feedback control system.例文帳に追加

ライト動作時に、ディスク媒体１０の速度に同期する同期クロックを生成する同期クロック生成器１６１を有するディスクドライブにおいて、同期クロック生成器１６１は、フィードバック制御系にスピンドルモータ１１の加速度をフィードフォワード制御入力値として入力する構成である。 - 特許庁

The self-timed delay element includes: a ring oscillator that generates an internal clock signal; and a signal delay circuit section in which the clock signal generated by the ring oscillator is applied to a counter and an external input signal is delayed by a determined clock cycle.例文帳に追加

本発明に係る自己タイミング遅延素子は、内部クロック信号を発生させるリング発振器（ring oscillator）、および前記リング発振器によって発生されたクロック信号をカウンターに印加し、定められたクロック周期だけ外部入力信号を遅延させる信号遅延回路部を備える。 - 特許庁

A cycle timer 27 generates a time stamp on the basis of a clock generated by a clock generation circuit 28 being independent of a system clock outputted by a PLL 7A included by an AV decoder 7, and the time stamp is added to a TS packet in a receiver 22 and recorded on a hard disk 42.例文帳に追加

サイクルタイマ２７では、ＡＶデコーダ７が内蔵するＰＬＬ７Ａが出力するシステムクロックとは独立の、クロック発生回路２８が発生するクロックに基づいて、タイムスタンプが生成され、レシーバ２２において、そのタイムスタンプが、ＴＳパケットに付加されて、ハードディスク４２に記録される。 - 特許庁

A reception part clock control part 20 starts clock supply to the control part 17 when the part 16 judges that the reception cell is effective and stops the clock supply to the part 17 when a processing for the portion of one cell in the part 17 is ended.例文帳に追加

受信部クロック制御部２０は、受信ＶＣ検出部１６が受信セルを有効と判断したとき受信制御部１７に対するクロック供給を開始し、受信制御部１７の１セル分の処理が終了したとき受信制御部１７に対するクロック供給を停止する。 - 特許庁

When the comparison result signal is on a low logical level, the NAND gate 123 outputs a clock signal inverted from the clock signal from an oscillator 13, and a driver logic circuit 121 switches it into an ascent mode, where it repeats the charge pump circuit 12 into a pump state and a charge state in clock cycles.例文帳に追加

比較結果信号が論理ローレベルであると、ナンドゲート１２３は発振器１３からのクロック信号を反転したクロック信号を出力し、ドライバロジック回路１２１は、チャージポンプ回路１２をクロック周期でポンプ状態とチャージ状態とを繰り返す上昇モードに切り換える。 - 特許庁

To provide a synchronizing clock generator that uses an oscillator with a comparatively low frequency so as to facilitate the circuit design or the like without the need for use of a clock signal(CLK) with an especially high frequency with respect to the generator of the clock signal used in an electronic equipment such as a printer.例文帳に追加

本発明はプリンタ装置等の電子機器内で使用するクロック信号の発生装置に関し、特に高い周波数のクロック信号（ＣＬＫ）を使用することなく、比較的低い周波数の発振器を使用し、回路設計等を容易にした同期クロック発生装置を提供するものである。 - 特許庁

In the clock distribution circuit 1, a signal based on a clock signal from a clock tree 13 is delayed by a plurality of inverter circuits 32a and 32b and a monitor circuit 17 is included for estimating the timing violation on the basis of the amount of delay by the plurality of inverter circuits 32a and 32b.例文帳に追加

クロック供給回路１は、クロックツリー１３からのクロック信号に基づく信号を複数のインバータ回路３２ａ及び３２ｂによって遅延させ、複数のインバータ回路３２ａ及び３２ｂによる遅延量に基づいてタイミング違反を推定するモニタ回路１７を有する。 - 特許庁

Also, the transmission request condition of up/down transmission delay difference is satisfied at a receiving terminal by using an adaptive clock method so as to be able to reproduce a clock being independent of the network in order to reproduce synchronous clock of a transmission line protection delay signal being an asynchronous signal.例文帳に追加

また、受信端で、非同期信号である送電線保護継電器信号の同期クロック再生のため、網と独立的なクロックの再生ができるように、適応クロック法を用いることにより、上下向伝送遅延差の伝送要求条件が満足されるようにする。 - 特許庁

A base band clock synchronization detection section 14 detects a master clock obtained via a base station in the case at communication with a base station, a phase comparator 9 obtains phase difference information with respect to a reference clock signal by a TCXO1 of itself and a memory 11 stores the information.例文帳に追加

基地局との通信時における当該基地局経由で得られるマスタクロックを、ベースバンドクロック同期検出部１４にて抽出し、自身が有するＴＣＸＯ１による基準クロックとの位相差情報を、位相比較器９で得てこれをメモリ１１に記憶しておく。 - 特許庁