「Clock In」に関連した英語例文の一覧と使い方(54ページ目) - Weblio英語例文検索

The drive clock (signal S2) for a sample hold circuit 23a generated by a control signal generating circuit 24 is differed from the drive clock (signal F1) for the SCF circuit 23b, and the drive clock of the SCF circuit 23b is set to have the same period between in a general operation which is not the self-diagnosis and in the self-diagnosis.例文帳に追加

制御信号発生回路２４が発生させるサンプルホールド回路２３ａの駆動クロック（信号Ｓ２）と、ＳＣＦ回路２３ｂの駆動クロック（信号Ｆ１）とが異なる信号となるようにし、ＳＣＦ回路２３ｂの駆動クロックが自己診断でない通常動作時と自己診断時において同じ周期となるようにする。 - 特許庁

To solve the problem wherein an exposure time gets different because a shutter speed is varied corresponding to a change in clock frequency even while a line setting value etc are obtained from the same shutter gain volume through calculation, when a clock frequency which serves as the standard of the operation of a solid-state image sensor is varied with a frequency change in a master clock.例文帳に追加

マスタークロックの周波数の変更によって固体撮像素子の動作の基準となるクロックの周波数が変わると、同じシャッターゲイン量から計算して求めたライン設定値等でも、クロック周波数の変化に応じてシャッター速度が変化するため、露光時間が異なるものとなってしまう。 - 特許庁

A job operation management control system 1 recognizes in which of normal and test operation modes a job is operated by referring to operation mode flag data 6 and when it is operated in the test mode, acquires time not from a system clock function 3 as a clock function of a computer system but a job operation management clock function 7 to generate unique time.例文帳に追加

ジョブ運用管理制御システム１は、動作モードフラグデータ６を参照し、通常およびテストのいずれの運用モードで動作するのかを認識し、テストモードの場合に、コンピュータシステムの時計機能であるシステム時計機能３からではなく、独自の時刻を生成するジョブ運用管理時計機能７から時刻を取得する。 - 特許庁

Two systems of clocks are inputted to a NOR circuit 21 and an AND circuit 22 and only the output side of the NOR circuit 21 is delayed and then inputted to an OR circuit 24, so that a clock extracting circuit 2 extracts a clock and outputs it to the synchronizing code detecting circuits 1A, 1B even in clock interruption in one system.例文帳に追加

クロック抽出回路２は、２系統のクロックがＮＯＲ回路２１およびＡＮＤ回路２２にそれぞれに入力され、ＮＯＲ回路２１出力側のみ遅延させた後にＯＲ回路２４に入力することで、片系のクロック断の場合でもクロックを抽出して同期コード検出回路１Ａ、１Ｂに出力する。 - 特許庁

To reduce the output delay time of a clock synchronous output terminal while guaranteeing the internal state of a semiconductor integrated circuit in a clock stop state and just after clock operation without increasing the chip area of the semiconductor integrated circuit in a semiconductor integrated circuit using a CTS.例文帳に追加

ＣＴＳを用いた半導体集積回路において、クロック停止状態およびクロック動作直後における半導体集積回路の内部状態を保証したまま、半導体集積回路のチップ面積を増大することなく、クロック同期出力端子の出力遅延時間を小さくすることを課題とする。 - 特許庁

To implement operational services efficiently and exactly relating to the daylight saving time by moving a built-in clock in a data collecting device forward by a predetermined time by transmitting clock information that a remote control clock was moved forward by a predetermined time to a plural of data collecting devices, when the onset of the daylight saving time is detected.例文帳に追加

サマータイム開始時刻を検知した場合、遠隔制御装置時計を所定時間進ませた時計情報を複数台のデータ収集装置に送信し、データ収集装置内の内部時計を所定時間進ませることでサマータイムに係る運用業務を効率的かつ的確に行うことができる。 - 特許庁

Thereby, even when a pad MP1 for clock signal is arranged in either of long sides located in the opposite sides of the memory chip, the pad MP1 for clock signal of the memory chip 3 and the pad CP (CP1, CP2) for clock signal of the microcomputer chip 2 can be electrically connected with a short wiring length.例文帳に追加

これにより、メモリチップの互いに反対側に位置する長辺のいずれの側にクロック信号用のパッドＭＰ１が配置されている場合でも、メモリチップ３のクロック信号用のパッドＭＰ１と、マイコンチップ２のクロック信号用のパッドＣＰ（ＣＰ１，ＣＰ２）とを短い配線長で電気的に接続できる。 - 特許庁

When the pass-band width of a band-limiting element in a receiver 20, through which a clock signal to be modulated passes is set to W, so that a modulator 13 in a transmitter 10 modulates the original clock signal to change with a data signal at an interval of 1/W or larger, and the clock signal to be modulated is generated.例文帳に追加

受信機２０の被変調クロック信号が通過する帯域制限要素の通過帯域幅をＷとしたとき、送信機１０では変調器１３により１／Ｗ以上の間隔で原クロック信号をデータ信号により変化させるように変調を行って被変調クロック信号を生成する。 - 特許庁

To control a jitter influence included in a clock generated by a PLL circuit to the minimum in a digital system which regards the clock generated by the PLL circuit as a reference clock, applies a digital process by converting an analog signal of an input signal into a digital signal, and outputs the processed result by converting it into the analog one.例文帳に追加

ＰＬＬ回路が発生するクロックを基準クロックとし、入力信号であるアナログ信号をデジタル変換してデジタル処理を施し、処理結果をアナログ変換して出力するデジタルシステムにおいて、ＰＬＬ回路が発生するクロックに含まれるジッタの影響を最小限に抑制すること。 - 特許庁

When it is confirmed with the frequency counter that a difference between the frequency of the clock for test and a target frequency is within a predetermined range, an in-test level when the clock for test is generated by the VCXO is stored as a reference level in the memory, and the frequency of the clock for test is stored as a reference frequency.例文帳に追加

試験用クロックの周波数と目標周波数との差が所定の範囲内であることが周波数カウンタによって確認できたら、メモリに、この試験用クロックがＶＣＸＯによって発生された際の試験時レベルを基準レベルとして記憶させ、この試験用クロックの周波数を基準周波数として記憶させる。 - 特許庁

When performing spread spectrum for reducing EMI, a clock 1 after spread spectrum is synchronized with a clock before the spread spectrum in a sufficiently shorter period than one horizontal period, and also read-out address of the FIFO memory is advanced more than write-in address by the amount quantity of modulation of clock frequency or more.例文帳に追加

ＥＭＩ低減のためにスペクトラム拡散を行う際に、スペクトラム拡散後のクロックは１水平期間よりも十分短い期間でスペクトラム拡散前のクロックに同期させるとともに、ＦＩＦＯメモリの読み出しアドレスは書き込みアドレスよりもクロック周波数の変調量分量以上進めておく。 - 特許庁

A clock frequency in response to an increase in the contents reproduction speed is set high and a system clock outputs a variable clock signal to each of processing sections such as a data storage section, a decode section, a buffer control section, an output control section, and an output display section for executing data processing associated with the contents reproduction processing.例文帳に追加

コンテンツ再生速度の上昇に応じてクロック周波数を高く設定して、システムクロックから出力し、システムクロックの出力する可変クロック信号をコンテンツ再生処理に関するデータ処理を実行する各処理部、例えば、データ記憶部、デコード部、バッファ制御部、出力制御部、出力表示部の各々に入力する。 - 特許庁

Furthermore, in order to facilitate synchronization acquisition of a spread code and a received signal in the case of restoration from sleep state to the normal operating state, a sleep period measurement section 106 measures sleep period, by using a sleep clock and converts the sleep period into the number of system clocks using a clock ratio measured by a clock ratio measurement section 108.例文帳に追加

また、スリープ状態から通常動作状態へ復帰するときの、拡散符号と受信信号の同期捕捉を容易にするために、スリープ期間測定部１０６はスリープ期間をスリープクロックにより測定し、それをクロック比測定部１０８が測定したクロック比を用いてシステムクロック数に換算する。 - 特許庁

In this real-time clock 1, a correction data supply circuit 8 detects the frequency deviation of a source oscillation clock signal fo on the basis of a reference clock signal fr intermittently outputted from a temperature compensated oscillator in a cellphone device, and sets temperature correction data on the basis of frequency deviation.例文帳に追加

リアルタイムクロック１において、補正データ供給回路８は、携帯電話装置内の温度補償型発振器から間欠的に出力されるリファレンスクロック信号ｆｒを基準にして源振クロック信号ｆｏの周波数偏差を検出し、この周波数偏差に基づいて温度補正データを設定する。 - 特許庁

To provide a method and apparatus for detecting a frequency level of a spread spectrum clock in which, for a spread spectrum clock having a frequency modulated over a plurality of frequency levels in a fixed modulation cycle, the frequency level of the spread spectrum clock is detected.例文帳に追加

一定の変調周期で周波数が複数の周波数レベルに亘って変調されたスペクトラム拡散クロックに対して、そのスペクトラム拡散クロックの上記周波数レベルを検出することのできるスペクトラム拡散クロックの周波数レベル検出方法及びスペクトラム拡散クロックの周波数レベル検出装置の提供。 - 特許庁

On the other hand, when a system is operated at high speed and writing of one time cannot be performed in one cycle of a system clock signal, a writing cycle mode is set so that writing is performed at least every two cycles of the reference clock, and writing of one time is performed in every two cycles of the reference clock signal.例文帳に追加

一方、システムが高速に動作してシステムクロック信号の一周期内に一回の書き込みが行えない場合は、前記書き込み周期モ−ドは少なくとも二周期の基準クロック信号毎に書き込みが遂行されるように設定され、二周期の基準クロック信号毎に一回書き込みが遂行される。 - 特許庁

To implement operational services efficiently and exactly relating to the winter time by moving a built-in clock in a data collecting device forward by a predetermined time by transmitting clock information that a remote control clock was moved forward by a predetermined time to a plural of data collecting devices, when the onset of the winter time is detected.例文帳に追加

ウィンタータイム開始時刻を検知した場合、遠隔制御装置時計を所定時間遅らせた時計情報を複数台のデータ収集装置に送信し、データ収集装置内の内部時計を所定時間遅らせることでウィンタータイムに係る運用業務を効率的かつ的確に行うことができる。 - 特許庁

To provide a clock signal generating device capable of setting optimally a non-overlap time, that a discrete-time type circuit requires, and a duty ratio of a clock signal in the case that the clock signal required in the discrete-time type circuit is varied by an external variation factor such as power supply voltage or environmental temperature.例文帳に追加

電源電圧、環境温度などの外部変動要因により、離散時間型回路において必要となるクロック信号に変動が生じた場合などにおいて、離散時間型回路が必要とするノンオーバーラップ時間、およびクロック信号のデューティ比を最適に設定することができるクロック信号生成装置を提供すること。 - 特許庁

These controllers are operated synchronously with the supplied clock signal, and each controller has a FIFO where processed data or data to be processed is stored, and the data volume in the FIFO is reported to a clock generator, and the clock signal of which the frequency is changed in accordance with the data volume is inputted.例文帳に追加

それぞれのコントローラは供給されるクロック信号に同期して動作し、各コントローラは処理済み或は処理対象のデータを記憶するＦＩＦＯを有しており、このＦＩＦＯのデータ量をクロック発生器に通知し、クロック発生器からそのデータ量に応じて周波数が変更されたクロック信号が入力される。 - 特許庁

In the TV camera apparatus, a camera control unit sends a clock signal 6a' to a camera head via a camera cable 4 from a camera control unit, the camera head sends back a received clock signal 4a' to the camera control unit via the cable 4 and the camera control unit samples video charge output in response to the sent-back clock signal 4b'.例文帳に追加

カメラ制御ユニットからカメラケーブル４を通してカメラヘッドへクロック信号６ａ’を送り出し、カメラヘッドは受け取ったクロック信号４ａ’をカメラケーブル４を通してカメラ制御ユニットへ送り戻し、カメラ制御ユニットは送り戻されたクロック信号４ｂ’に応じて映像電荷出力をサンプリングすることを特徴とする。 - 特許庁

To reduce phase fluctuations of clock-supplying signal, in a clock-supplying device having a plurality of clock-supplying units in which one is an operating system unit and another is a standby system unit for a redundant structure, and the fluctuations occur when switching the operating system unit to the other.例文帳に追加

クロック供給ユニットを複数備え、これらクロック供給ユニットのいずれかを運用系ユニットとし、その他のユニットを待機系ユニットとする冗長構成を有するクロック供給装置において、運用系ユニットを切り替える際に生じる供給クロック信号の位相変動を低減することを目的とする。 - 特許庁

The multiplexer section receives respectively the first data and the second data from the first data bus and the second data bus in one period of the first clock signal, and outputs successively the first data and the second data to the third data bus in one period of the first clock signal responding to the second clock signal.例文帳に追加

マルチプレクサ部は、前記第１クロック信号の１周期に前記第１データバスと前記第２データバスとから前記第１データと前記第２データをそれぞれ受信し、前記第２クロック信号に応答して前記第１クロック信号の１周期に前記第１データと前記第２データを順番に前記第３データバスに出力する。 - 特許庁

To provide an edge detecting circuit which does not need a high frequency clock whose period is small as compared with a H level period and a L level period of an input signal pulse, in the edge detecting circuit which detects a change in input signal from a circuit operating with different clock systems by using a self clock system.例文帳に追加

異なるクロック系で動作する回路からの入力信号の変化を自己のクロック系で検出するエッジ検出回路において、入力信号パルスのＨレベル期間およびＬレベル期間に比べて周期が小さな高い周波数のクロックを必要としないエッジ検出回路を提供する。 - 特許庁

To obtain a frequency multiplier circuit for multiplying a desired clock signal by 2 in electronics, and a transmitter performing CMI encoding of transmission information in synchronism with a clock signal multiplied by 2 generated from the frequency multiplier circuit in which the clock signal multiplied by 2 can be generated precisely and inexpensively with small physical size.例文帳に追加

本発明は、電子機器において所望のクロック信号を２逓倍する周波数逓倍回路と、その周波数逓倍回路によって生成された２逓倍クロック信号に同期して伝送情報のＣＭＩ符号化を行う送信装置とに関し、物理的なサイズが小さく、かつ安価に精度よく２逓倍クロック信号が生成されることを目的とする。 - 特許庁

A receiver 2 of the clock abnormality detection system periodically reads in a signal received from a transmitter 1 by serial communication (start-stop synchronization), and when the bit value read in immediately after a delimiter of each bit differs from that read in immediately before the next delimiter, a clock abnormality detector 23 determines it as clock abnormality, and outputs a warning.例文帳に追加

クロック異常検知システムの受信機２は、送信機１から送信されたシリアル通信（調歩同期）で受信した信号を周期的に読み込み、各ビットの区切りの直後に読み込んだビット値がその次の区切りの直前に読み込んだビット値と異なる場合、クロック異常検知装置２３はクロック異常と判定して警報を出力する。 - 特許庁

When the CPU 41 operates on a clock signal of low frequency and the CPU in the module 2 is stopped, a starting part 52c controls the adjusting part in the module 2 to set the frequency of the clock signal to a low frequency, supplies the clock signal of low frequency to the CPU in the module 2, and causes the CPU to perform the same process as the CPU 41.例文帳に追加

起動部５２ｃは、ＣＰＵ４１が低周波数のクロック信号で動作し、かつ、モジュール２内のＣＰＵが停止している場合、モジュール２内の調整部を制御して、クロック信号の周波数を低周波数に設定してモジュール２内のＣＰＵに低周波数のクロック信号を供給し、そのＣＰＵにＣＰＵ４１と同一処理を行わせる。 - 特許庁

In the semiconductor integrated circuit, wiring patterns different in wiring length, wiring width, and wiring material quality are combined, concerning a plurality of wiring patterns prepared in advance, prior to wiring so that the resistance values of the wiring from a clock driver cell to the above terminal cell may be roughly the same, when supplying a plurality of terminal cells with clock signals from the above clock driver cell.例文帳に追加

半導体集積回路において、クロックドライバセルから複数個の末端セルにクロック信号を供給する際に、あらかじめ用意された複数の配線パターンを、前記クロックドライバセルから前記末端セルまでの配線抵抗値が略同一となるように、配線長、配線幅、あるいは配線の材質の異なる配線パターンを組み合わせて配線を行う。 - 特許庁

To solve the problem that the duty of a clock cannot be correctly adjusted even though the duty of the clock is adjusted by replacing forward cells for even-numbered stages among a plurality of forward cells to be inserted in the middle of a clock wiring with backward cells when a rise delay is sometimes different from a fall delay due to a difference in physical arrangement even in totally the same cells.例文帳に追加

全く同一のセルであっても、物理的配置の違いにより、ｒｉｓｅ遅延およびｆａｌｌ遅延は異なる場合があり、その場合、クロック配線の途中の挿入する複数の正転セルのうち、偶数段分の正転セルを反転セルに置き換えて、当該クロックのデューティを調整しようとしても正しく調整できない。 - 特許庁

The shift resistor control circuit 120 supplies the shift clock to the shift resistor 110 and stops supplying the shift clock after the shift resistor 110 acquires the display data corresponding to one horizontal scanning in a vertical retrace line period, and supplies the shift clock to the shift resistor 110 to clear the contents held in the shift resistor 110 in the vertical retrace line period.例文帳に追加

シフトレジスタ制御回路１２０は、垂直走査期間において、シフトレジスタ１１０にシフトクロックを供給してシフトレジスタ１１０が１水平走査分の表示データを取り込んだ後にシフトクロックの供給を停止し、垂直帰線期間において、シフトレジスタ１１０にシフトクロックを供給してシフトレジスタ１１０の保持内容をクリアする。 - 特許庁

A CMOS inverter type amplifier Amp_1 is used in an external clock mode were an external reference clock signal from an external oscillator Ext_OSC can be fed to an input terminal In, and in an oscillator mode where an oscillator Xtal can be connected between I/O terminals In/Out.例文帳に追加

ＣＭＯＳインバータ型増幅器Ａｍｐ＿１は、入力端子Ｉｎに外部発振器Ｅｘｔ＿ＯＳＣからの外部基準クロック信号が供給可能な外部クロックモードと、入出力端子Ｉｎ・Ｏｕｔ間に振動子Ｘｔａｌが接続可能な発振器モードとで兼用される。 - 特許庁

To make portable electronic equipment, which has a real-time clock circuit in addition to a main system and makes the both operate with an internal main battery, small in size, light in weight and low in cost by eliminating the need for a subordinate battery for the real-time clock circuit and increasing the use rate of the main battery.例文帳に追加

主システムのほかにリアルタイムクロック回路を有し、両者を内蔵の主電池で動作させる携帯電子機器において、リアルタイムクロック回路用の副電池を不要にするとともに、主電池の利用率を高めて機器の小型・軽量化と低コスト化を可能にする。 - 特許庁

Moreover, the device is provided with: a row scanning units 4 which select the latch units 62; a taking-in unit 9, which receives in order the pixel values held in the latch unit selected by the row scanning unit 4 synchronizing with a predetermined clock; and a delay unit 10, which delays the driving clock of a capturing unit 9 in a plurality of steps.例文帳に追加

また、ラッチ部６２を選択する列走査部４と、列走査部４で選択されたラッチ部に保持された画素値を、所定のクロックに同期して順に取り込む取り込み部９と、取り込み部９を駆動するクロックを複数段階に遅延させる遅延部１０とを備えた。 - 特許庁

In this driving method, DC components of shift clock pulses are cut in states in which they are in small amplitudes and biases are added to them and they are supplied to a liquid crystal display panel 7 so that the discrepancy of timing of risings and fallings of shift clock pulses driving shift registers 10a, 10b of the liquid crystal display panel 7 becomes small.例文帳に追加

液晶ディスプレイパネル７のシフトレジスタ１０ａ、１０ｂを駆動するシフトクロックパルスの立ち上がり、立ち下がりのタイミングのずれが小さくなるようにシフトクロックパルスを小振幅の状態で、ＤＣ成分をカットしバイアスを加え、液晶ディスプレイパネルに供給する。 - 特許庁

To normally use in a combined state of a lighting system with a clock in a user's bedside for example, to inform time to a user even in the dark since the face of the clock is lightened with a part of light by lighting the lighting system, and to carry it in case of a disaster.例文帳に追加

通常時は照明装置と時計とが一体化した状態で枕元等に置いて使用でき、暗闇の中でも照明装置を点灯すれば照明装置の光の一部が時計の文字盤を照らし出して時刻を知ることができ、災害緊急時には携帯して使用できる。 - 特許庁

To solve the problem of the signal detection of a semiconductor integrated circuit which is adaptable to both the parallel control and the bidirectional serial control needing two terminals (DATA, CLOCK) in the bidirectional serial control and the same number of indicator terminals as the number of signals to be detected in the parallel control, resulting in the increase in the terminal number.例文帳に追加

パラレル制御と双方向シリアル制御の両方に対応する半導体集積回路の信号検出は、双方向シリアル制御の場合に２端子（DATA、CLOCK）、パラレル制御の場合は検出させる信号の数だけインジケーター端子が必要であり、端子数が増える。 - 特許庁

To provide a polyphase-clock signal generating circuit that generates a plurality of clock signals with the same frequency but whose phases differ from each other without the need for an oscillator for a high frequency and that is not affected by fluctuations in ambient temperature and a power supply voltage.例文帳に追加

高い周波数の発振器を用いず、周囲温度や電源電圧の変動に影響されることなく、同一周波数で相互に位相が異なる複数のクロック信号を生成する。 - 特許庁

A transfer clock synchronizing with servo information is read, a delay time by a delayer 13 is set to 0, in addition, a frequency dividing ratio of a frequency divider 17 is set to 1, and a postscript clock pattern is recorded.例文帳に追加

サーボ情報に同期した転写クロックを読み取り、遅延器１３による遅延時間を０に設定し、加えて分周器１７の分周比を１に設定して、追記クロックパターンを記録する。 - 特許庁

Thus, even when there exists a period until the PLL 12 can generate a clock with a stable frequency in changing the frequency division ratio, the internal logic circuit 19 is normally operated by the bypass clock 41.例文帳に追加

これにより、分周比の変更時にＰＬＬ１２が周波数の安定したクロックを発生するまでの期間が存在しても、内部ロジック回路１９はバイパスクロック４１により正常に動作する。 - 特許庁

In a general operation mode, a clock controlling circuit 8 supplies a clock signal of high frequency allowing access to the memory for display 12 from the CPU 2 and the display controller 10 is operated at a high speed.例文帳に追加

通常の動作モード時には、クロック制御回路８は、ＣＰＵ２から表示用メモリ１２へのアクセスを可能とする高周波数のクロック信号を供給して表示コントローラ１０を高速動作させる。 - 特許庁

Even in the case that a reset is achieved from a sleep state when an accuracy of a reference clock is bad, the synchronization is possible, and a term to keep the sleep state is prolonged regardless of the accuracy of the clock.例文帳に追加

基準クロックの精度が悪い場合にスリープ状態から復帰した場合でも、同期が可能であり、スリープ状態を継続できる期間をクロックの精度に関わらず長くすることができる。 - 特許庁

To obtain an electric clock signal extractor constituted of a small number of components close to a unit element in which an electric clock signal can be extracted from an input optical signal of a high bit rate with a high efficiency and a low power consumption.例文帳に追加

単一素子に近い少数の構成部品で構成でき、かつ、高効率で消費電力も小さく、高ビットレートの入力光信号から電気クロック信号を抽出することが可能である。 - 特許庁

If it is a white line, an image processing control unit 23 disables generation of read clock CLK3 for reading image data on the line from a line memory and disables generation of operation clock CLK4 used in an image processing unit 27.例文帳に追加

白ラインであれば、画像処理制御部２３はそのラインの画像データをラインメモリから読み出す読出クロックＣＬＫ３及び画像処理部２７で使用される動作クロックＣＬＫ４の生成を停止する。 - 特許庁

To synchronize the period of a signal for controlling musical sound and the periods of the tone, the beat and the bar of music that is automatically performed in accordance with a synchronous clock such as a tempo clock.例文帳に追加

楽音を制御するための信号の周期とテンポ・クロックなどの同期クロックに従って自動演奏される楽曲の音符や拍や小節の周期とを同期させることができるようにする。 - 特許庁

To provide a loop network controlled synchronization system by which a network synchronizing device avoids a closed clock signal and automatically switches clock paths due to fault in a transmission path, and to provide its switching method.例文帳に追加

クロック信号閉鎖状態を回避して網同期装置が伝送路障害発生によるクロックパスの切り替えを自動的に行うループ網従属同期システム及びその切り替え方法を提供する。 - 特許庁

Although phase shift is caused between the data of both the systems at this point of time, a clock signal with a phase between the phases of the clocks recovered in each system is generated and using the clock signal the data of both the systems are latched.例文帳に追加

この時点で、両系のデータには位相ずれが生じるが、各系で再生されたクロックの中間の位相を持つ、クロック信号を生成し、このクロック信号を用いて、両系のデータをラッチする。 - 特許庁