「LOGIC SIMULATION」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To provide a simulation method capable of reducing the time to verify the logic operations of LSI by automatically creating a data input/output circuit between an untimed operation model and a mounted logic circuit.例文帳に追加

アンタイムド動作モデルと実装された論理回路間のデータの入出力回路を自動作成し、ＬＳＩの論理動作の検証時間を削減可能なシミュレーション方法を提供する。 - 特許庁

From description of the logic system describing the whole logic system 101 by a program language and parting information 102, simulation is conducted 103 to collect data transfer information.例文帳に追加

１０１の論理システム全体をプログラム言語にて記述した論理システム記述と１０２の分割情報から、１０３でシミュレートしてデータ転送情報を収集する。 - 特許庁

The verifier terminates logic specification verification when no NG exists when he/she refers to a result determination log 151 obtained by simulation by the logic simulator 150.例文帳に追加

検証者は、論理シミュレータ１５０によるシミュレーションにより得られた結果判定ログ１５１を参照する際に、ＮＧがなければ論理仕様検証は終了する。 - 特許庁

The generated test instruction string is executed (203) on a logic simulation environment as a test program and the expected value generated by an instruction interpreter is compared (204) with the execution result of a logic simulator.例文帳に追加

作成された試験命令列を試験プログラムとして、論理シミュレーション環境上で実行(２０３)し、命令インタプリタで生成された期待値と論理シミュレータでの実行結果を比較(２０４)する。 - 特許庁

To shorten the input time of an input test pattern for simulation in an LSI comprising low speed operation logic circuits and high speed operation logic circuits mixedly.例文帳に追加

低速動作論理回路と高速動作論理回路が混在するＬＳＩにおけるシミュレーション用入力テストパターンの入力時間の短縮を図る。 - 特許庁

When the F15 is judged and the simulation result does not agree with an expected value, an HDL F11 is corrected or a restriction condition of a logic synthesis restriction F10 is changed to execute an automatic gated changing logic synthesis step S11 again.例文帳に追加

Ｆ１５を判断し、シミュレーション結果が期待値と不一致の場合は、ＨＤＬＦ１１の修正を行うか論理合成制約Ｆ１０の制約条件を変更して、再度自動ゲーテッド化論理合成ステップＳ１１を実行する。 - 特許庁

The coverage analysis part instructs the control part not to extract coverage information about once tested logic elements, and the control part controls the logic simulation execution part in response to the instruction to stop extracting coverage information from the logic elements excluded from the extraction.例文帳に追加

前記カバレッジ解析部は、一度テストされた論理素子に関するカバレッジ情報は抽出しない旨の指示を前記制御部に出し、前記制御部は、その指示に基づいて、前記論理シミュレーション実行部を制御して抽出しない対象の論理素子からのカバレッジ情報の抽出動作を中止させる。 - 特許庁

The verification device used as an operation model during logic simulation for verifying a logic circuit in LSI development is comprised of a means for automatically generating a operation parameter required for generating simulation patterns, and a means for a person in charge of the verification to set the operation parameter, and dynamically switches these means during the simulation.例文帳に追加

ＬＳＩ開発における論理回路を検証するための論理シミュレーションで用いられる動作モデルとなる検証装置に、シミュレーションパターン発生に必要となる動作パラメータを自動生成する手段と動作パラメータを検証担当者が設定する手段の２つを備え、また、その手段をシミュレーション中に動的に切り替えれるようにする。 - 特許庁

In the case of performing logic simulation, the FPGA data stored in the magnetic disk 155 are loaded onto the logic device 120 through the switch 160, test data for logic verification stored in a magnetic disk 157 are applied to the logic device FPGA 120 through the memory 170, and processed results are stored as emulation results data in a magnetic disk 158 through the memory 170.例文帳に追加

論理エミュレーションを実施する場合はスイッチ１６０を経由して磁気デイスク１５５に格納したＦＰＧＡデータを論理デバイス１２０にロードし、磁気デイスク１５７に格納された論理検証のためのテストデータをメモリ１７０を介して、論理デバイスＦＰＧＡ１２０に印加し、処理した結果をメモリ１７０を介して磁気デイスク１５８にエミュレーション結果のデータとして格納する。 - 特許庁

A test pattern is prepared by a data converting part 2 based on the logic simulation result, a test controller 4 makes the device 5 tested based on the test pattern, a waveform displaying part 6 superposes waveforms of a data of the device 5 and the logic simulation data to be displayed, and both waveforms are automatically compared to be evaluated.例文帳に追加

デ−タ変換部２によって論理シミュレーション結果に基づきテストパターンを作成し、テストコントローラ４はテストパターンに基づきデバイス５をテストさせ、波形表示部６はデバイス５のデータ及び論理シミュレーションデータの波形を重ね合わせて表示すると共に、両者の波形を自動比較して評価するようにする。 - 特許庁

An allocation processing part 6 allocates delay values, event transmission information and timing check values to only cells within logic cones affected by changed cells, and a simulation execution part 8 performs logic simulation for only the cells assigned with delay values, event transmission information and timing check values.例文帳に追加

割付処理部６は、変更されたセルにより影響を受けるロジックコーン内のセルにのみ、遅延値、イベント伝達情報およびタイミングチェック値を割り付け、シミュレーション実行部８は、遅延値、イベント伝達情報およびタイミングチェック値を割り付けられたセルのみを対象として論理シミュレーションを行う。 - 特許庁

A part single body logic simulation information extract part 800 executes logic simulation for an object part in response to a virtual input signal, and when the change point of an input signal is within the delay time of two or more parts, one input signal is delayed to generate such an input signal that the change point is one or less.例文帳に追加

部品単体論理シミュレーション情報抽出部８００は、仮の入力信号に対して対象部品の論理シミュレーションを実行し、その結果で入力信号の変化点が２個以上部品のディレイ時間内にあると、入力信号の一方を遅らせて上記ディレイ内には変化点が１個以下となる入力信号を生成する。 - 特許庁

A time storing a content of an in-logic-circuit storage element of the test pattern 21 executed with the simulation at first, and a time reading out a content of an in-logic-circuit storage element of the test pattern 21 executed with the simulation at second or thereafter are determined to output storage/reading-out time information 23 therefor (S2).例文帳に追加

１番目にシミュレーションが実行されるテストパターン２１の論理回路内記憶素子の内容を保存する時間、及び、２番目以降にシミュレーションが実行されるテストパターン２１の論理回路内記憶素子の内容を読み出す時間を決定して、それらの保存／読み出し時間情報２３を出力する（Ｓ２）。 - 特許庁

To provide a semiconductor integrated circuit simulation method and a simulator, with which the accuracy of circuit connection information with RC outputted from layout after automatic arrangement and wiring processing and a logic delay simulation using the information can be improved.例文帳に追加

本発明は、自動配置配線処理後のレイアウトから出力されるＲＣ付き回路接続情報、およびこれを用いた論理遅延シミュレーションの精度向上を図ることができる半導体集積回路シミュレーション方法およびシミュレータを提供することを課題とする。 - 特許庁

To provide a logical simulator capable of preventing propagation of an indefinite value to continue the logical simulation, even when the indefinite value is detected at a node constituting a self-loop during logical simulation for a logic circuit that includes the self-loop.例文帳に追加

自己ループを含む論理回路に対する論理シミュレーション中に自己ループを構成するノードに不定値が検出された場合にも、不定値を伝搬させることを防ぎ、論理シミュレーションを継続することが可能な論理シミュレータを提供する。 - 特許庁

This plant control system includes an output signal abnormality decision processing part 3 for determining the abnormality of an output signal from a sequence logic part 1 based on the pattern information of operation equipment and a simulation answer creation part 7 for creating a simulation answer signal.例文帳に追加

動作機器のパターン情報に基づき、シーケンスロジック部１からの出力信号の異常を判定する出力信号異常判定処理部３、シミュレーションアンサ信号を生成するシミュレーションアンサ生成部７を備える。 - 特許庁

To provide an I/O simulator device using personal computer, in which the man-hour for simulation preparation of a sequence program of PLC (programmable logic controller) can be reduced, and a simulation system can be easily established without any technical knowledge for personal computer.例文帳に追加

ＰＬＣのシーケンスプログラムのシミュレーション準備工数を削減するとともに、パソコンの専門知識が無くとも容易にシミュレーションシステムの構築が可能なパソコンを使用したＩ／Ｏシミュレータ装置を提供する。 - 特許庁

A host computer 20a is provided with software 21a for compressing circuit data to be downloaded to a logic simulation device 10a, and the circuit data are preliminarily compressed, and downloaded to a logic emulation device 10a after reducing the data size.例文帳に追加

ホストコンピュータ２０ａは、論理エミュレーション装置１０ａにダウンロードする回路データを圧縮するソフトウェア２１ａを備え、回路データを予め圧縮しデータサイズを小さくしてから論理エミュレーション装置１０ａにダウンロードする。 - 特許庁

To enable efficient RTL-simulation-based verification of logic functions and timings of a designed logic circuit, and corrections thereto according to the verification results in an upstream side of the design process, in semiconductor integrated circuit design.例文帳に追加

半導体集積回路の設計において、設計した論理回路の論理機能やタイミングをＲＴＬシミュレーションで効率的に検証できるようにするとともに、該検証結果に基づいて設計工程の上流側での修正を可能とする。 - 特許庁

Next, in an actual semiconductor logic circuit device, a failure presence alleged region of the semiconductor logic circuit device is specified according to the comparison results between an observation output vector when the test input vector VEC is input into the input signal line and a simulation output vector.例文帳に追加

次に、実際の半導体論理回路装置に対してテスト入力ベクトルＶＥＣを入力信号線に入力した際の観測出力ベクトルとシミュレーション出力ベクトルとの比較結果に応じて半導体論理回路装置の故障存在被疑領域を特定化する。 - 特許庁

To provide a designing method for semiconductor integrated circuit, which can easily transit to a corrected logic simulation and can easily manage the version of stored data as well when the stored data in a ROM module are corrected in logic design.例文帳に追加

論理設計時にＲＯＭモジュールの格納データを修正した場合に、容易に修正後の論理シミュレーションへ移行することが可能であり、格納データのバージョン管理も容易な半導体集積回路の設計方法を提供することにある。 - 特許庁

After circuit diagrams of a verification object were inputted and a verification pattern including all power-down modes was inputted, a logic simulation to the whole circuit diagrams is implemented and a file as a result of the logic verification is created and stored (S101-S103).例文帳に追加

検証対象の回路図を入力し、全てのパワーダウンモードを包含した検証用パターンを入力した後、全回路図への論理シミュレーションを実行し、その論理検証の結果のファイルの作成・格納を行う（Ｓ１０１〜Ｓ１０３）。 - 特許庁

State data from a previous simulation associated with the control system logic and the simulation model is retrieved from memory to initialize another simulation run.例文帳に追加

エミュレートされることになるコントローラの制御システム論理とシミュレーションモデルとの間で共有メモリに対する共通アクセスを介して接続を確立する段階を含み制御システム論理及びシミュレーションモデルに関連した以前のシミュレーションからの状態データがメモリから検索されて、別のシミュレーション実行を初期化する。 - 特許庁

To shorten simulation time and enhance debugging efficiency by efficiently generating the simulation data of a tester without transferring excess data regarding an optimized data generation system to generate data to be used for a test of a system LSI verified in logic simulation at a designing state.例文帳に追加

本発明は設計段階の論理シミュレーションで検証が行われたシステムＬＳＩのテストに使用するデータを生成するためのデータ最適化生成方式に関し，余分なデータを転送せずにテスタのシミュレーションデータを効率よく生成してシミュレーション時間の短縮化とデバッグ効率を向上することができることを目的とする。 - 特許庁

When simulation is carried out by server machines, the disk drive having the least number of used jobs is allocated to each server machine; and logic circuit information on a simulation object sent from a client machine and input pattern information are sent to the disk drive and the simulation result is stored in the disk drive.例文帳に追加

サーバマシンでのシミュレーション実行時、各サーバマシンで使用するディスク装置を、使用ジョブ数が最小のものを割り当て、該ディスク装置に、クライアントマシンから送信されるシミュレーション対象の論理回路情報と、前記入力パタン情報を送信し、またシミュレーション結果を該ディスク装置に格納する。 - 特許庁

A method of generating a simulation model is provided, comprising a step (S108) of generating a net list containing circuit information of an electronic circuit using the functional block and a step (S109) of deleting the circuit information based on the net list and generating the gate simulation model for carrying out a timing simulation including logic information and delay information between input/output of the functional block.例文帳に追加

機能ブロックを用いた電子回路の回路情報を含むネットリストを生成するステップ（Ｓ１０８））と、ネットリストを基に回路情報を削除し、機能ブロックの入出力間の論理情報及び遅延情報を含むタイミング検証を行うためのゲートシミュレーションモデルを生成するステップ（Ｓ１０９）とを有するシミュレーションモデル生成方法が提供される。 - 特許庁

An extraction information integration unit 7 integrates these pieces of information, an extraction information conversion unit 8 converts the integrated information into a logic verification data format, a simulation execution unit 9 performs the logic verification of a circuit, and a result creation unit 10 creates logic verification result data of a development connection drawing format, a time chart format, and a text format in which corresponding circuit elements are linked.例文帳に追加

抽出情報統合部７がこれらの情報を統合し、抽出情報変換部８が論理検証用データ形式に変換して、シミュレーション実行部９が回路の論理検証を行い、結果作成部１０が対応する回路素子同士がリンクした展開接続図形式、タイムチャート形式およびテキスト形式の論理検証結果データを作成する。 - 特許庁

Combining a logic tree and Monte Carlo simulation is a broadly used method to make an exceedance probability curve in a catastrophe model.例文帳に追加

ロジックツリーとモンテカルロ・シミュレーションを組み合わせるのは、カタストロフ・モデルで超過確率曲線を作るのに広く使われている方法です。 - Weblio英語基本例文集

The virtual semiconductor integrated circuit device 112 executes a delay simulation, and inputs its output signal into the virtual semiconductor inspection device 111, and the signal is compared by a logic pattern comparing part 109.例文帳に追加

仮想半導体集積回路装置１１２は、遅延シミュレーションを実行し、その出力信号を仮想半導体検査装置１１１へ入力し、論理パターン比較部１０９で比較する。 - 特許庁

To reduce a library preparing TAT with an accuracy kept unchanged by deleting input files which do not require logic simulation, to reduce the number of waveforms.例文帳に追加

論理シミュレーション不要な入力ファイルを削除して入力波形数を低減することにより精度を保持したままライブラリ作成ＴＡＴを削減する。 - 特許庁

The RTL simulation method calculates register 0/1 probability data of each register and the operation rate data of each register in the logic circuit changing according to test data.例文帳に追加

ＲＴＬシミュレーション手段は、テストデータに従って変化する各レジスタの論理回路中のレジスタ０／１確率データとレジスタ毎の動作率データを算出する。 - 特許庁

To detect the connection between the analog cell and the digital cell of a circuit in which an analog digital converter cell and the digital cell are mixed with ease using a logic simulation tool.例文帳に追加

論理シミュレーションツールを用いて、アナログ・デジタル・コンバータ・セルとデジタル・セルとが混在する回路のアナログ・セルとデジタル・セルとの間の結線検証を容易におこなうこと。 - 特許庁

A table generation part 190 writes a response packet produced by the logic simulator 180 to the simulation result table 170 in association with the request packet.例文帳に追加

テーブル生成部１９０は、論理シミュレータ１８０が得た応答パケットと、要求パケットとを対応付けてシミュレーション結果テーブル１７０に書き込む。 - 特許庁

A power consumption calculation part 212 calculates the power consumption by use of an execution result of the logic simulation and the acquired power consumption per signal transition.例文帳に追加

消費電力算出部２１２によって、論理シミュレーションの実行結果と、取得した信号遷移１回当たりの消費電力とを用いて、消費電力を算出する。 - 特許庁

To provide a logic verification system that can reduce the usage of memory, disk and other resources by shortening the time required for simulation and reducing output information, and can efficiently extract coverage information.例文帳に追加

シミュレーションに要する時間の短縮、及び出力情報の削減によるメモリ、ディスク等リソース使用量の低減が可能で、かつ、カバレッジ情報を効率よく抽出可能な論理検証システムを提供する。 - 特許庁

To improve efficiency of design verification by deciding whether a multi-input cell connected to a preceding stage of an order circuit cell is a glitch occurrence circuit before logic simulation.例文帳に追加

論理シミュレーション前に、順序回路セルの前段に接続されている多入力セルがグリッチ発生回路であるか否かを判定することにより、設計検証の効率化を図ること。 - 特許庁

A logic simulator 140 sets a logical value for a signal corresponding to the signal limitation information by using API, and carries out the simulation, and outputs the logical value of the signal to be verified by using API.例文帳に追加

論理シミュレータ１４０では、ＡＰＩを使って信号制約情報に対応する信号に論理値を設定し、シミュレーションを実行し、ＡＰＩを使って検証対象の信号の論理値を出力する。 - 特許庁

To efficiently perform simulation work for spuriously turning on the control program (ladder chart) of an industrial controller like a programmable logic controller(PLC) on a display screen for debugging.例文帳に追加

プログラマブルロジックコントローラ（ＰＬＣ）のような産業用制御装置の制御プログラム（ラダー図）をデバッグのために表示画面上で疑似的にＯＮさせるシミュレーション作業を効率的に行う。 - 特許庁

After initializing the programmable logic 6 to be upgraded by new configuration data and a simulation model, a test sequence is carried out in accordance with a test program and both test results are compared with each other.例文帳に追加

新しいコンフィギュレーションデータでアップグレードするプログラマブルロジック６とシュミレーションモデルを初期化した後、テストプログラムに従いテストシーケンスを実行し、両者のテスト結果を比較する。 - 特許庁

Should an error occur during the dynamic simulation, the verification apparatus searches for and presents the cause of the error involved in the logic system, based on the information about the state of execution and the information about the internal expressions.例文帳に追加

動的シミュレーションでエラーが発生した場合に、検証装置は、実行状態に関する情報と、内部表現に関する情報とに基づいて、論理システムに含まれるエラーの原因個所を探索して提示する。 - 特許庁

To provide a simulation device for verifying a clock-synchronized logic circuit including an N cycle multi-cycle path by a simple method in the initial stage of circuit design.例文帳に追加

Ｎサイクルのマルチサイクルパスを含んだクロック同期の論理回路の検証を、回路設計初期段階で簡単な方法で実施することができるシミュレーション装置を提供することを課題とする。 - 特許庁

To obtain a method and device for logic simulation capable of logically simulating the function of A/D conversion and verifying the function of a whole semiconductor integrated circuit in which analog circuits and digital circuits exist mixedly.例文帳に追加

Ａ／Ｄ変換機能の論理シュミレーションが可能であり、アナログ回路及びデジタル回路が混在する半導体集積回路全体の機能検証が可能な論理シュミレーション方法及び装置を提供することを目的とする。 - 特許庁

To reproduce a test by simulation with the pseudo random numbers of a logic BIST in the stage of RTL, and to execute power consumption estimation in test.例文帳に追加

ＲＴＬの段階でロジックＢＩＳＴの擬似乱数によるテストをシミュレーションで再現し、テスト時の消費電力見積もりを実施可能とする。 - 特許庁

Corresponding to the presence/absence of the adjacent layout graphic (S14), any one of first and second delay times is selected as the delay time of each cell provided in the integrated circuit (S15) and logic simulation is performed (S16).例文帳に追加

集積回路が含む各セルの遅延時間として、隣接するレイアウト図形の有無に応じて（Ｓ１４）第１または第２の遅延時間のいずれかを選択し（Ｓ１５）、論理シミュレーションを行う（Ｓ１６）。 - 特許庁

To provide a method and device for verifying a logic circuit capable of suppressing the deterioration of verifying efficiency due to logical simulation using overlapped verification patterns.例文帳に追加

重複した検証パターンを用いた論理シミュレーションによる検証効率の低下を抑える論理回路検証方法及びその装置を提供する。 - 特許庁