「Memory Access」に関連した英語例文の一覧と使い方(55ページ目) - Weblio英語例文検索

When a CPU 10 starts memory access and a cache memory 40 is free, a memory control circuit 50 specifies a cache line of the cache memory 40 to be inspected and takes the data of the specified cache line out of the cache memory 40 to perform inspection.例文帳に追加

ＣＰＵ１０によってメモリアクセスが開始され、キャッシュメモリ４０が空き状態にあるとき、メモリ制御回路５０により、キャッシュメモリ４０の検査すべきキャッシュラインを指定するとともに、指定したキャッシュラインのデータをキャッシュメモリ４０から取り出して検査を行うようにする。 - 特許庁

The read memory and the write memory of each random access memory device are updated respectively in relation to a spare read memory in common to read memories of all parallel branches and a spare write memory in common to write memories of all parallel branches.例文帳に追加

本発明は、各ランダムアクセスメモリ装置の読取りメモリと書込みメモリが、それぞれ、並列な全てのブランチの読取りメモリに共通である予備読取りメモリおよび並列な全てのブランチの書込みメモリに共通である予備書込みメモリに関連して更新されることを特徴とする。 - 特許庁

This apparatus includes: a frame memory which has a 1st area where main image data are stored and a 2nd area wherein OSD data are stored; a display buffer memory which stores the main image data and OSD data read out of the frame memory; and a control part which controls access to the frame memory and display buffer memory.例文帳に追加

主画像データを格納する第１の領域と、ＯＳＤデータを格納する第２の領域とを有するフレームメモリと、そこから読み出された主画像データとＯＳＤデータとを格納する表示バッファメモリと、フレームメモリと表示バッファメモリとにおけるアクセスを制御する制御部を含む。 - 特許庁

A request FIFO for storing a memory access request, a read FIFO for storing data read out of the memory in case of a memory read request, and a write FIFO for storing data to be written in the memory in case of a memory write request are installed in each unit.例文帳に追加

メモリアクセス要求を格納するためのリクエストＦＩＦＯ、メモリリード要求の場合にメモリから読み出したデータを格納するためのリードＦＩＦＯおよびメモリライト要求の場合にメモリに書き込むデータを格納するためのライトＦＩＦＯを、それぞれユニットごとに設置する。 - 特許庁

When the hit ratio of the external cache memory 9 is higher than the prescribed value, an external cache memory controller 4 holds a block read instruction from CPU 1 to ASIC 12 temporarily during determination of a cache hit or a miss, and a main memory controller 16 authorizes direct memory access from a coprocessor to main memory 17.例文帳に追加

外部キャッシュメモリ９のヒット率が所定値より高い場合、外部キャッシュコントローラ４はキャッシュヒット及びミスヒット判定までの間ＣＰＵ１からＡＳＩＣ１２へのブロックリード命令を一時保留し、メインメモリコントローラ１６はコプロセッサ１９からメインメモリ１７へのダイレクト・メモリ・アクセスを許可する。 - 特許庁

To provide a cache memory system capable of reducing the overhead of memory access, improving the utilization efficiency of a memory, a CPU, an external device for supplying data to the memory and the like, and improving the performance of the entire system, and to provide a CPU core, and a cache memory control method.例文帳に追加

本発明は、メモリアクセスのオーバーヘッドを削減すると共に、メモリやＣＰＵ、メモリにデータ供給する外部デバイス等の利用効率を上げ、システム全体の性能を向上させることの出来るキャッシュメモリシステム、ＣＰＵコア及びキャッシュメモリ制御方法を提供することを課題とする。 - 特許庁

This semiconductor memory has memory mats MAT and RMAT, a subword driver SWD to access the normal memory cell MC regardless of whether the demanded row address RADT is defective or not, and a subword driver SWDR to access the redundant memory cell RMC belonging to the memory mat different from that of the normal memory cell MC which the row address RADT shows when the row address RADT is defective.例文帳に追加

複数のメモリマットＭＡＴ，ＲＭＡＴと、アクセスが要求されたロウアドレスＲＡＤＴが不良アドレスであるか否かにかかわらず、通常メモリセルＭＣにアクセスするサブワードドライバＳＷＤと、ロウアドレスＲＡＤＴが不良アドレスである場合に、ロウアドレスＲＡＤＴが示す通常メモリセルＭＣとは異なるメモリマットに属する冗長メモリセルＲＭＣにアクセスするサブワードドライバＳＷＤＲとを備える。 - 特許庁

The direct memory access controller is responsive to a data transfer request received from one of the plurality of channels or from the processor to access one set of the corresponding control data stored in the memory, the direct memory access performing at least a portion of the data transfer requested in dependence upon the accessed control data.例文帳に追加

ダイレクト・メモリ・アクセス・コントローラは、前記複数のチャネルの１つ又は前記プロセッサから受信するデータ転送要求に応答して、前記メモリ中に記憶された前記対応する制御データの１組にアクセスし、前記ダイレクト・メモリ・アクセスは、前記アクセスされる制御データに依存して要求される前記データ転送の少なくとも一部を実行する。 - 特許庁

To provide a dual-port memory control unit which can adjust the data access timing of a processor by delaying by a certain time and outputting a signal for disapproving a data access request to one of a plurality of processors so that, when a plurality of processors make requests to access data in a memory area, the data in the memory area are stably read and written.例文帳に追加

複数のプロセッサからメモリ領域のデータに対するアクセス要請があるとき、メモリ領域のデータを安定的に読み取り／書き込みするため、いずれか一つのプロセッサに、データアクセス要請の拒否信号を一定時間遅延させて出力することで、プロセッサのデータアクセスタイミングを調整し得るようにしたデュアルポートメモリコントローラを提供する。 - 特許庁

Access to a logic circuit 10 is performed through an external terminal 12 for logic circuit, access to a memory 11 from the logic circuit 10 is performed through a connection node 10A and a selector 14, and direct access to the memory 11 from the outside is performed through an external terminal 13 for memory and the selector 14 without passing through the logic circuit 10.例文帳に追加

論理回路１０へのアクセスは論理回路用の外部端子１２を介して行い、論理回路１０からメモリ１１へのアクセスは接続ノード１０Ａ及びセレクタ１４を介して行い、外部からメモリ１１への直接的なアクセスは、論理回路１０を経由せずに、メモリ用の外部端子１３及びセレクタ１４を介して行う。 - 特許庁

In the resource request adjustment device, request mask units 50, 51 mask memory access requests REQ, issued by memory access request units 80, 81 more often than the required minimum frequency, and an adjustment unit 40 approves one of memory access requests PREQ which is not masked by the request mask units 50, 51 according to the pre-fixed priority.例文帳に追加

本発明の資源要求調停装置において、リクエストマスク部５０、５１は、それぞれメモリアクセス要求部８０、８１が必要最小頻度を超えて発行したメモリアクセス要求ＲＥＱをマスクし、調停部４０は、リクエストマスク部５０、５１によってマスクされなかったメモリアクセス要求ＲＲＥＱの一つを、予め固定された優先順位に従って承認する。 - 特許庁

This router 110 is provided with an analysis circuit 111 which controls an access to a TRIE memory 112, a control interface 113 which controls the router 110, a processor 114 which executes updating procedures of the memory 112, and a memory region 115 to which the processor 114 makes an access.例文帳に追加

ルータ（１１０）は、ＴＲＩＥメモリ（１１２）へのアクセスを制御する解析回路（１１１）と、ルータを管理するための管理インタフェース１１３と、ＴＲＩＥメモリ（１１２）の更新手順を実行するプロセッサ（１１４）と、プロセッサ（１１４）がアクセスするメモリ領域（１１５）とを備える。 - 特許庁

The controller LSI 21 executes the interface control of the SD memory card (security data access control and memory access control to the flash memory 22) together with high-order protocol control by running a protocol control program and an SD card interface control program in a ROM 21b by an MPU 21a.例文帳に追加

コントローラＬＳＩ２１は、ＭＰＵ２１ａによりＲＯＭ２１ｂ中のプロトコル制御プログラム、ＳＤカードインタフェース制御プログラムを実行することで、上位のプロトコル制御と共に、ＳＤメモリカードのインタフェース制御（セキュリティデータアクセス制御、フラッシュメモリ２２に対するメモリアクセス制御）を実行する。 - 特許庁

A system having a memory arbitration circuit is provided with: a priority order determination part 22 for determining the priority order of bus masters A11, B12 and 13; and a signal generation part 23 for receiving memory access requests from the bus masters A11, B12 and 13, and generating a control signal for memory access on the basis of the priority order.例文帳に追加

メモリ調停回路を有するシステムは、バスマスタＡ１１、Ｂ１２、１３の優先順位を判定する優先順位判定部２２と、バスマスタＡ１１、Ｂ１２、１３からのメモリアクセス要求を受け、優先順位に基づき、メモリアクセスのための制御信号を生成する信号生成部２３とを有する。 - 特許庁

A DMA 103 for debug in the processor 100 with built-in cache memory 102 enables memory access in real time without damaging its real time debug property and the equivalence of the debug object system by performing its DMA access without changing the state of the memory 102.例文帳に追加

キャッシュメモリ１０２を内蔵したプロセッサ１００におけるデバッグ用ＤＭＡ１０３が、１０２の状態を変化させる事無くそのＤＭＡアクセスを行う事で、そのリアルタイムデバッグ性及びデバッグ対象システムの等価性を損なわずにリアルタイムメモリアクセスを可能とする事ができる。 - 特許庁

The processing by the data processing part includes memory access processing to access to the data memory 204 according to the instruction information of the input data packet, and to execute data transfer in a batch between a plurality of data of the input data packet and a plurality of discontinuous address data of the data memory 204.例文帳に追加

データ処理部における処理には、入力データパケットの命令情報に従いデータメモリ２０４をアクセスして、該入力データパケットの複数のデータとデータメモリ２０４の連続しない複数のアドレスのデータとの間で一括してデータ転送するメモリアクセス処理が含まれる。 - 特許庁

When access from a plurality of DMA sources 1a-1n to a memory 5 is requested, the DMA sources are selected according to a prescribed priority order by an arbitration circuit 3, and the access to the memory is executed by a memory controller 4 in response to the requests of the selected DMA sources.例文帳に追加

複数のＤＭＡ源１ａ〜１ｎからメモリ５へのアクセスを要求されたときに、調停回路３により所定の優先順位に従ってＤＭＡ源が選択され、メモリコントローラ４によって選択されたＤＭＡ源の要求に応じてメモリへのアクセスが実行される。 - 特許庁

While one CPU 1 uses the common bus and memory control signal line, in order to avoid the collision of memory access between the respective CPU 1 and 2, the bus control circuit 3 outputs the wait signal to the other CPU 2 and the wait signal is applied by the time when the memory access of the CUP 1 is finished.例文帳に追加

バス制御回路３は、各ＣＰＵ１，２のメモリアクセスの衝突を回避するため、一方のＣＰＵ１が共通のバス及びメモリ制御信号線を使用しているときは、他方のＣＰＵ２に対しウエイト信号を出力し、ＣＰＵ１のメモリアクセスが終了するまでウエイトをかける。 - 特許庁

To reduce processing on the side of a printer body side control part by providing a memory access control part for controlling access to a nonvolatile memory based on a command supplied from the printer body side control part, between the printer body side control part and the nonvolatile memory provided on the ink cartridge side.例文帳に追加

プリンタ本体側制御部とインクカートリッジ側に設けられた不揮発性メモリとの間に、プリンタ本体側制御部から供給される命令に基づいて不揮発性メモリへのアクセスを制御するメモリアクセス制御部を設けることで、プリンタ本体側制御部側の処理を軽減する。 - 特許庁

The inside of the system LSI30 is provided with the first bus slaves 50 and 52 for making access to the first external memory 32 via the low speed bus 40 and the external bus controller 70, and the second bus masters 60, 62, and 64 for making access to the second external memory 34 via the high speed bus 42 and the external memory controller 72.例文帳に追加

システムＬＳＩ３０内には、低速バス４０，外部バスコントローラ７０を介して第１の外部メモリ３２にアクセスする第１のバススレーブ５０，５２と、高速バス４２，外部メモリコントローラ７２を介して第２の外部メモリ３４にアクセスする第２のバスマスタ６０，６２，６４とが設けられている。 - 特許庁

This semiconductor memory comprises a data access path for a memory cell, a signal driving circuit driving a signal line on the data access path, a dummy path simulating the data access path, and a dummy driving circuit simulating the driving circuit, load of the dummy path is less than that of the data access path, driving capability of the dummy driving circuit is less than that of the signal driving circuit.例文帳に追加

半導体記憶装置は、メモリセルに対するデータアクセス経路と、データアクセス系路上の信号線を駆動する信号駆動回路と、データアクセス経路を模擬するダミー経路と、駆動回路を模擬するダミー駆動回路を含み、ダミー経路はデータアクセス経路より負荷が小さく、ダミー駆動回路は信号駆動回路より駆動能力が小さい - 特許庁

An access arbitration part 5 reads out an order number expected by an area of an access object and a waiting matrix identifier of the area of the access object from a block property memory 3 every time when receiving a request 53 of memory access, and executes its request 53 when the order number recorded in its request 53 coincides with an expecting order number.例文帳に追加

アクセス調停部５は、メモリアクセスのリクエスト５３を受信する度に、アクセス対象の領域が期待する順序番号とアクセス対象の領域の待ち行列識別子をブロックプロパティメモリ３から読み出し、そのリクエスト５３に記載された順序番号と期待する順序番号が一致していれば、そのリクエスト５３を実行する。 - 特許庁

A semiconductor memory provided with an access sequencer for simultaneously accessing a plurality of memory cells in the direction of data lines 111 to 114 and the direction of word lines 101 to 104 at the time of a write access to the memory array 100 of the above constitution and a test decoder 300 which is a control signal generation circuit improves write access processing efficiency and shortens test access time by using the test decoder 300.例文帳に追加

前記構成のメモリアレイ１００に対して、書込みアクセスにおいてデータ線１１１，１１２，１１３，１１４方向、及びワード線１０１，１０２，１０３，１０４方向に複数のメモリセルを同時にアクセスするアクセスシーケンサ、及び制御信号生成回路としてのテストデコーダ３００を設け、前記テストデコーダ３００を用いて、書込みアクセス処理効率の向上を図り、テストアクセス時間を削減する。 - 特許庁

In this data processor, a main processing logic is able to decide a portion of a memory which should be an assigned memory which can be accessed by an auxiliary processing logic, and access from the auxiliary processing logic to the assigned memory is controlled by a memory management unit.例文帳に追加

メイン処理ロジックは補助処理ロジックによってアクセスできる割り当てられたメモリとすべきメモリの一部を定めることができ、補助処理ロジックによる割り当てられたメモリへのアクセスを制御するためのメモリ管理ユニットが設けられる。 - 特許庁

In this case, the memory control units 91 and 93 output an inhibiting signal to the set-top box 1 to inhibit access to the EDID memory 27 until the completion of an operation of storing the control data from the EDID memory 8 into the EDID memory 27.例文帳に追加

この場合、メモリ制御ユニット９１，９３は、ＥＤＩＤメモリ８からＥＤＩＤメモリ２７に制御データを記憶する動作が完了するまで、禁止信号をセットトップボックス１に出力し、ＥＤＩＤメモリ２７にアクセスするのを禁止する。 - 特許庁

To provide a cache memory control circuit that caches data in a plurality of memory spaces in a cache memory, and reduces power consumption without reducing an operating frequency of a processor or increasing the latency of memory access.例文帳に追加

複数のメモリ空間のデータをキャッシュメモリにキャッシュするキャッシュメモリ制御回路において、プロセッサの動作周波数の低減及びメモリアクセスのレイテンシの増加をさせることなく、消費電力を低減することができるキャッシュメモリ制御回路を提供する。 - 特許庁

To solve the disadvantage that, although virtual memory control can improve memory use efficiency, in an image processing apparatus with a plurality of processors, a load concentrates at a CPU performing the virtual memory control, and page mapping delays memory access to pose a fault in real time processing.例文帳に追加

仮想メモリ制御を行うとメモリ利用効率を改善できるが、複数のプロセッサを有する画像処理装置では、仮想メモリ制御を行うＣＰＵに負荷が集中し、ページマッピングの為にメモリアクセスに遅れが生じてリアルタイム処理の障害になる。 - 特許庁

To solve the problem that in the case of a UMA configuration sharing a main memory of a CPU with a display memory, fetching of display data in synch with refresh timing of display is periodically generated in a bus connecting the CPU and the main memory, to decrease a memory access bandwidth.例文帳に追加

ＣＰＵのメインメモリと表示用メモリを共有したＵＭＡ構成の場合、表示のリフレッシュタイミングに合わせた表示データの取りこみがＣＰＵとメインメモリを結ぶバスに定期的に発生し、ＣＰＵのメモリアクセス帯域幅が減少してしまう。 - 特許庁

When a memory exchange part 45 of the memory-shuffling part 4 performs memory exchange, flag information is referred to for both target addresses; pieces of the held data of the addresses are calculated by using the arithmetic function, if the flag information is in the first state; and memory access is performed, if it is in the second state.例文帳に追加

メモリシャッフル部４のメモリ交換部４５によりメモリ交換を行う際、対象の両アドレスにつき、フラグ情報を参照し、第１の状態ならば演算機能により当該アドレスの保持データを求め、第２の状態ならばメモリアクセスする。 - 特許庁

Generally, in between an access time from a processor in each MCP with respect to a main memory in the same MCP, and an access time from a processor in an MCP to a main memory packaged in another MCP, the latter requires more time.例文帳に追加

一般的に、各ＭＣＰ内のプロセッサから同一ＭＣＰ内の主記憶に対するアクセス時間と、あるＭＣＰ内のプロセッサから他のＭＣＰに実装された主記憶へのアクセス時間とでは、後者の方が時間を要する。 - 特許庁

A memory command output control unit 90 reads data by an access unit from a memory device 30 based on a read request of a CPU 10, and a read preliminary data holding unit 60 holds the data of the last access unit among the read data.例文帳に追加

メモリコマンド出力制御部９０が、ＣＰＵ１０のリード要求に基づいてメモリ装置３０からアクセス単位ごとにデータを読み出し、リード予備データ保持部６０が、読み出されたデータのうち最後のアクセス単位のデータを保持する。 - 特許庁

The DFG dividing part divides the original DFG so that a frequency of access to the data memory part in each level of each sub-DFG is less than the maximum frequency of access to the data memory part that is allowed in a reconfigurable device.例文帳に追加

ＤＦＧ分割部は、夫々のサブＤＦＧの各段におけるデータメモリ部へのアクセス数が、リコンフィギュラブル装置において許容されたデータメモリ部へのアクセスの上限数よりも小さくなるように、原ＤＦＧを分割する。 - 特許庁

To provide a cache memory test system for performing the combined execution of cache coherence maintenance operations and the memory sequential property verification of access results by making a plurality of processors asynchronously perform continuous access to one and the same address and, one and the same cache line.例文帳に追加

複数のプロセッサが同一アドレス、および同一キャッシュラインに対し、非同期に連続アクセスを行うことで、キャッシュコヒーレンシ維持動作、アクセス結果のメモリ順序性検証を複合的に実施するキャッシュメモリ試験システムを提供する。 - 特許庁

The CPU 17 specifies a customer that is the transmitter, reads the purchase history of the customer from a customer file stored in a RAM (random access memory) 13, sorts commodity names in order of the purchased number, and displays a list thereof on a liquid crystal touch panel 14.例文帳に追加

ＣＰＵ１１は該発信者である顧客を特定し、ＲＡＭ（Random Access Memory）１３に記憶されている顧客ファイルから該顧客の購買履歴を読み出し、購買数の順に品名をソーティングして、液晶タッチパネル１４にリスト表示する。 - 特許庁

To provide a data processor in which memory access time is reduced by efficiently executing memory access in an error correction processing.例文帳に追加

従来、バッファメモリ上の誤りデータの訂正処理は、１バイト単位で元データを読み出し、かつ訂正後のデータを書き戻していたので、バッファメモリのデータバス幅を有効に活用できないとともに、高速アクセスモードが使用できずにそのアクセス時間が増加する。 - 特許庁

A redundancy decision circuit 28 decides which of a normal memory cell and a redundant memory cell is accessed corresponding to the internal access request IREFZ or external access requests RDZ and WRZ (redundancy decision).例文帳に追加

冗長判定回路２８は、内部アクセス要求ＩＲＥＦＺおよび外部アクセス要求ＲＤＺ、ＷＲＺにそれぞれ対応して通常メモリセルまたは冗長メモリセルの何れをアクセスするかを判定する（冗長判定）。 - 特許庁

The ferroelectric memory device is provided with one access transistor operated by a word line enable signal, and at least one memory cell constituted of one ferroelecric capacitor connected between a bit line and the access transistor.例文帳に追加

強誘電体メモリ装置において、ワードラインイネーブル信号により動作される一つのアクセストランジスタ、及び、ビットラインと前記アクセストランジスタとの間に連結される一つの強誘電体キャパシタからなるメモリセルを少なくとも一つ具備する。 - 特許庁

Only when the shared memory 104 is referred to acquire a hard access right by the content of the shared memory 104 before issuing a command for transmitting a debug command from an optional debugger to the LSI, a hard access is started.例文帳に追加

任意のデバッガよりＬＳＩへデバッグ命令が送信されるコマンドを発行する前に、共有メモリ１０４を参照して、この共有メモリ１０４の内容によってハードアクセス権を取得した場合に限り、ハードアクセスを開始する。 - 特許庁

A priority control part 17 switches a system bus 20 so that a processing part performing the process of a precedent stage can access the memory 18 preferentially when the processing part makes a request to access to the memory 18.例文帳に追加

優先制御部１７は、複数の処理部等１０〜１５からメモリ１８へのアクセス要求があった場合に、より前段の処理を実行する処理部等１０〜１５を優先してメモリ１８へアクセスできるようシステムバス２０を切替える。 - 特許庁

An extra bus control apparatus 2 comprises a first and a second extra bus controllers 15 and 16 corresponded respectively to a plurality of devices, such as a SRAM (Static Random Access Memory) and a DRAM (Dynamic Random Access Memory) connected to an extra bus EXBUS, and an extra bus arbiter 17.例文帳に追加

外部バス制御装置２は、外部バスＥＸＢＵＳに接続された複数の装置（例えば、ＳＲＡＭ、ＤＲＡＭ）に各々対応した第１及び第２バスコントローラ１５、１６と、外部バスアービタ１７とを有している。 - 特許庁

A memory access RAM busy management circuit 11 receiving the signal 100 creates RAM command data 300 matching the currently connected RAM element 10 and transmits them to a memory access common control circuit 13.例文帳に追加

信号１００を受信したメモリアクセスＲＡＭビジー管理回路１１は、現に接続されているＲＡＭ素子１０に適合したＲＡＭコマンド・データ３００を作成してこれをメモリアクセス共通制御回路１３に送信する。 - 特許庁

At least one memory block B0-B7 includes a plurality of electrically erasable programmable bilevel memory cells each constituted to store 1-bit information, and read means 2, 5, 3 which access and read one multilevel memory cell or, access and read simultaneously N electrically erasable programmable bilevel memory cells depending on an address signal A0-A21 supplied to the memory device.例文帳に追加

前記少なくとも１つのメモリブロック（B0-B7）は１セルにつき１ビットの情報を記憶するよう構成された複数の電気的消去可能プログラマブルバイレベルメモリセルも含み、且つメモリデバイスに供給されるアドレス信号(A0-A21)に依存して、前記マルチレベルメモリセルの１つをアクセスし読み出すか、前記電気的消去可能プログラマブルバイレベルメモリセルのＮ個を同時にアクセスし読み出す手段(2,5,3)が設けられている。 - 特許庁

To provide a memory controller and electronic equipment, for shortening a system boot time and an access time for data after boot, in the electronic equipment mounted with a serial nonvolatile memory.例文帳に追加

シリアル不揮発性メモリを搭載する電子機器において、システムの起動時間および起動後のデータのアクセス時間を短縮できるメモリコントローラおよび電子機器を提供する。 - 特許庁

To provide a recording medium which is mounted with wireless IC memory and can prevent improper access to the wireless IC memory.例文帳に追加

無線ＩＣメモリを搭載した記録媒体であって当該無線ＩＣメモリへの不正アクセスを防止することができる記録媒体を提供することを目的としている。 - 特許庁

To provide a magnetic disk device capable of evading the delay of access time of data due to the capacity shortage of a buffer memory, by effectively utilizing the buffer memory in cache control.例文帳に追加

キャッシュ制御において、バッファメモリを有効活用することにより、バッファメモリの容量不足によるデータのアクセス時間の遅延を回避できる磁気ディスク装置を提供する。 - 特許庁