「adder」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

An adder circuit 1 performs addition and a subtractor circuit 2 subtraction of two input signals A, B to obtain the sum signal A+B and the difference signal A-B.例文帳に追加

２つの入力信号Ａ，Ｂを加算回路１で加算し、同時に減算回路２で減算して、加算信号Ａ＋Ｂと減算信号Ａ−Ｂを得る。 - 特許庁

An adder 10 shifts a minimum value MIN on the basis of the correction amount and a subtractor 12 uses a minimum value MIN' to normalize the input data.例文帳に追加

加算器１０では、その補正量に基づいて最小値ＭＩＮがシフトされ、減算器１２において、最小値ＭＩＮ´を用いて入力データが正規化される。 - 特許庁

In the waveform equalizing circuit 5, the waveform shaped regenerative signal is supplied through an A/D converter 6 and an adder 11 to a detecting circuit 7.例文帳に追加

波形等価回路５において、波形成形が行われた再生信号は、Ａ／Ｄコンバータ６、加算器１１を介して検出回路７へ供給される。 - 特許庁

To optionally switch phase relations of common band and orthogonal baseband signal data by performing orthogonal modulation without using an oscillator, a multiplier and an adder for a carrier.例文帳に追加

搬送波用の発振器や乗算器や加算器を用いずに直交変調し、同相および直交ベースバンド信号データの位相関係を任意に切り換える。 - 特許庁

To provide an infinite impulse response IIR digital filter circuit that prevents quantization error from being increased by using adder circuits with low precision.例文帳に追加

精度の低い加算回路を用いることにより量子化誤差が大きくなることを防ぐ、無限インパルス応答（ＩＩＲ）ディジタルフィルタ回路を提供する。 - 特許庁

An adder 7 summates the up-converted analog signals and the summated signal is transmitted as an analog envelope signal corresponding to the original digital envelope signal.例文帳に追加

そして、アップコンバートされたアナログ信号は、加算器７によって加算されて元のデジタル包絡線信号に対応するアナログ包絡線信号として送出される。 - 特許庁

The DP RAM 203 outputs update compensation coefficient data 206, corresponding to the address and its output is given to an adder circuit 204.例文帳に追加

このアドレスに対応する更新補償係数データ２０６がＤＰＲＡＭ２０３から出力され、その出力は加算回路２０４へ入力される。 - 特許庁

After ultrasonic waves are transmitted/received by respective transceiver parts 20a, 20b, ..., 20n having respective ultrasonic vibrators based on the signals, they are synthesized by an adder 40.例文帳に追加

この信号に基づいて、各超音波振動子を備えた各送受信部２０ａ，２０ｂ，．．．，２０ｎで超音波の送受信を行った後、加算器４０で合成する。 - 特許庁

A selection circuit 2030 selects a clock with a phase different from that of the sampling clock and supplies the selected clock to the adder 2052, the register 2053 and the decoder 2054.例文帳に追加

選択回路２０３０は、加算器２０５２、レジスタ２０５３およびデコーダ２０５４に、サンプリング・クロックとは異なる位相のクロックを選択して供給する。 - 特許庁

The cross signal inputted from the unit 1R is added to the straight signal at the adder 8L so as to output from a speaker 10L.例文帳に追加

また、反対側の装用ユニット１Ｒから入力されたクロス信号を加算器８Ｌでストレート信号と加算してスピーカ１０Ｌから放音する。 - 特許庁

The divided values are selectively added by an adder 7, according to the order in the processing units of the data Dn and Dn+1 under the control of a control circuit 8.例文帳に追加

その除算値をコントロール回路８の制御によって、データＤ_n ・Ｄ_n+1 の処理単位における順位に応じて加算器７で選択的に加算する。 - 特許庁

An adder 13 differentiates the stem azimuth θ_H from a target azimuth θ_r outputted from an azimuth setting portion 11 to obtain a declination θ=θ_r-θ_H.例文帳に追加

加算器１３は、方位設定部１１から出力された目標方位θ_ｒから船首方位θ_Ｈを差分して偏角θ＝θ_ｒ−θ_Ｈを求める。 - 特許庁

A data/text decoder 24 decodes a data/text stream to generate a raster image to supply to the adder 30 by synchronizing the raster image with the output of the generator 28.例文帳に追加

データ／テキストデコーダ２４は、データ／テキストストリームを復号化し、ラスターイメージを生成し、発生器２８の出力に同期して加算器３０に供給する。 - 特許庁

The multiplier B multiplies the corresponding output video signals of one frame before outputted from a frame memory 105 by K and outputs them to the adder 102.例文帳に追加

乗算器Ｂは、フレームメモリ１０５から出力された対応する１フレーム前の出力映像信号をＫ倍して加算器１０２に出力する。 - 特許庁

An adder circuit 10 and a SW circuit 11 shift a phase of a ramp waveform generated by a VCO circuit to 90 degree and 180 degrees alternately for each clock.例文帳に追加

加算回路１０，ＳＷ回路１１は、ＶＣＯ回路９が発生したランプ波形を１クロック毎に交互に９０度と１８０度とに位相シフトする。 - 特許庁

The voltage meeting the total current and a black level regulation voltage are added by an adder 16 and are supplied to black level shift circuits 12R, 12G and 12B.例文帳に追加

そして、この全電流に応じた電圧と、黒レベル調整電圧を加算器１６で加算し、黒レベルシフト回路１２Ｒ、１２Ｇ、１２Ｂに供給する。 - 特許庁

The subtractor 51 executes subtraction between an output signal of the current DAC circuit 16 and an output signal of the current source array 50 and provides an output to an adder 38.例文帳に追加

減算器５１は、カレントＤＡＣ回路１６の出力信号とカレントソースアレイ５０の出力信号とを減算して加算器３８に出力する。 - 特許庁

An adder 5 adds triangular waveforms, which the upper triangular wave cut part 3 and the lower triangular wave cut part 4 output and outputs a corner distortion correction wave.例文帳に追加

加算器５は、上側三角波切取り部３と下側三角波切取り部４とが出力する三角波形を加算し、コーナー歪補正波を出力する。 - 特許庁

The compounded fundamental depth model is superposed on the R signal 9 of the non-three-dimensional image in an adder 10, to obtain final depth presumption data 11.例文帳に追加

合成基本奥行きモデルは加算器１０において、非立体画像のＲ信号９と重畳されて最終的な奥行き推定データ１１とされる。 - 特許庁

An output signal S3 from the adder section 2 includes a substantial received signal to which a fixed pattern is periodically inserted, an external noise and an echo residue.例文帳に追加

加算部２の出力信号Ｓ３には、固定パターンが周期的に挿入された本来の受信信号と外来ノイズとエコー残差とが含まれている。 - 特許庁

The current value flowing in the object is measured by an output from the adder.例文帳に追加

各電源モジュールが出力する電流測定信号を加算器で加算し、この加算器の出力によって対象物に流れる電流値を測定するようにした。 - 特許庁

Orthogonal modulators 15-1 to 15-(N-1) are weighted by the extracted second to N-th harmonic components and then an adder 19 combines them.例文帳に追加

抽出した２次からＮ次の高調波成分は、各直交変調器１５−１〜１５−（Ｎ−１）で重み付けされた後、加算器１９で合成される。 - 特許庁

The means 15 calculates a DC voltage vibration component VDC_4, and outputs the component to a negative input terminal of an adder 16.例文帳に追加

直流電圧振動成分演算手段１５は、直流電圧振動成分ＶDCrを演算し、これを加算器１６のマイナス側入力端子に出力する。 - 特許庁

An adder 19 sums up the output of the accumulator 11 that is multiplied by a coefficient (4N-2)/(N(N+1)) and the output of the accumulator 12 that is multiplied by a coefficient -6/(N(N+1)).例文帳に追加

加算器１９は、累算器１１の出力に（４Ｎ−２）／（Ｎ（Ｎ＋１））をかけ、累算器１２の出力に−６／（Ｎ（Ｎ＋１））をかけて加算する。 - 特許庁

Dispersion in phases between branches of a transmission reception circuit is corrected by an adder 66 through an inverted sign in the case of transmission to set a state of a phase shifter 10.例文帳に追加

送信時には符号が反転され加算器６６で送受信回路のブランチ間の位相バラツキを補正して移相器１０が設定される。 - 特許庁

An adder 56 adds the oscillator equivalent current 326 and an equivalent current 328 for conversion, and then outputs the added value as an amplifier driving current 324 to the amplifier 52.例文帳に追加

加算器５６は、発振器等価電流３２６と変換用等価電流３２８を加算した増幅器駆動電流３２４を増幅器５２に出力する。 - 特許庁

An adder 10 superimposes the composed basic depth model to the R signal 9 of the non-stereoscopic image to generate depth estimate data 11.例文帳に追加

加算器１０において、合成した基本奥行きモデルと非立体画像のＲ信号９とを重畳して奥行き推定データ１１を生成する。 - 特許庁

The output of a solid-state imaging device 10 is made into a video signal based on a position through a camera signal processing means 11 and it is outputted through an adder 13.例文帳に追加

固体撮像素子１０の出力をカメラ信号処理手段１１を介して位置により映像信号とし、加算器１３を介して出力する。 - 特許庁

The successive adaptive filter 53 successively corrects a filter coefficient every time sample values are inputted, predicts routing signals, and outputs them to an adder 52.例文帳に追加

逐次適応フィルタ５３は標本値が入力される毎にフィルタ係数を逐次修正し回り込み信号を予測し加算器５２へ出力する。 - 特許庁

A prescribed frequency component is extracted from a video signal by a filter 10, added to a video signal by an adder 16 and an edge portion is intensified.例文帳に追加

映像信号からフィルタ１０によって所定周波数波成分を抜き出し、加算器１６で映像信号に加算し、エッジ部分を強調する。 - 特許庁

Rather than being able to count from a key of O all the way up to a key of all ones, we limited the adder so that it can only count the bottom 32 bits of the key. 例文帳に追加

全ビットゼロの鍵から、全ビット1の鍵までずっと数えられるようなしかけにせずに、鍵の下32ビットだけ数えるような加算回路を採用してある。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

This speech tone signal decoder has plural low-pass filters(LPFs) 1, 2 and 5 which have the cut-off frequencies selected by the frequencies of the input signals, an adder 3 which adds the output signals of these LPFs 1, 2 and 5 and a level detector 4 which detects the output level of the adder 3, converts the output level to a digital value and outputs this value.例文帳に追加

入力信号の周波数により選定された遮断周波数を有する複数のロ−パスフィルタ（ＬＰＦ）１、２、５と、これらＬＰＦ１、２、５の出力信号を加算する加算器３と、この加算器３の出力レベルを検出してデジタル値に変換して出力するレベル検出器４とを備える。 - 特許庁

Further, there are provided a second amplifier group 114; a selector 12e for selecting amplifiers 114a, 114b of the second amplifier group 114 to output an input to the integration circuit 11; and a second adder 115 for adding an output of the second amplifier group 114 to an output of the first adder 113.例文帳に追加

また、第二増幅器群１１４と、第二増幅器群１１４の増幅器１１４ａ，１１４ｂを選択して積分回路１１への入力を出力する選択器１２ｅと、第二増幅器群１１４の出力を第一加算器１１３の出力に加算する第二の加算器１１５とを設ける。 - 特許庁

A rounding digit matching circuit 17 outputs the multiplied result H of this floating point multiplier from the output D0 and D1 of an exponent part adder 13 and the output C0 and C1 of the mantissa part adder 12 with the sticky bit S, the post- rounding normalization signal G and the carry X as control signals.例文帳に追加

丸め桁合わせ回路１７は、スティッキービットＳ、および、丸め後正規化信号Ｇ、桁上がりＸを制御信号として指数部加算器１３の出力Ｄ０、および、Ｄ１と、仮数部加算器１２の出力Ｃ０、および、Ｃ１とから浮動小数点乗算器の乗算結果Ｈを出力する。 - 特許庁

The adder 4 adds an output of the lossless integrator 1 to an output of the frequency shift element 3, the adder 5 adds an output of the lossless integrator 2 to the output of the frequency shift element 3, outputs from the adders 4, 5 are fed back to the frequency shift element 3 and respectively given to the lossy integrators 6, 7.例文帳に追加

加算器４で無損失積分器１の出力と周波数シフト素子３の出力を加算し、加算器５で無損失積分器２の出力と周波数シフト素子３の出力を加算し、それら加算器４，５の出力を周波数シフト素子３にフィードバックすると同時に損失積分器６，７にそれぞれ入力する。 - 特許庁

An adder 12 computes the difference between the output Ei'=Ei+Es of an adder 11 and a voltage Ed corresponding to a displacement from an amplifier 14 for displacement to output a deviation signal Ee to a PID controller 15, and a control signal to make a deviation Ed zero is inputted to a plant simulation part 30.例文帳に追加

加算器１２は、前記加算器１１の出力Ｅｉ’＝Ｅｉ＋Ｅｓと変位用増幅器１４からの変位に対応する電圧Ｅｄとの差を算出し、この偏差信号ＥｅはＰＩＤ調節器１５に入力され、偏差Ｅｅをゼロにするような制御信号がプラントシミュレーション部３０に入力される。 - 特許庁

The positive phase output A and the peak value B' of the opposite phase output are added in an adder 4a, the opposite phase output A' and the peak value B of the positive phase output are added in the adder 4b, the differential voltage of the output of the adders 4a and 4b is amplified in a differential limiter amplifier 5 and binary quantized output is obtained.例文帳に追加

正相出力Ａと逆相出力のピーク値Ｂ’を加算器４ａにて加算し、逆相出力Ａ’と正相出力のピーク値Ｂを加算器４ｂにて加算し、加算器４ａと４ｂの出力の差電圧を差動リミッタ増幅器５で増幅して２値量子化出力を得る。 - 特許庁

The holding circuit further comprises an adder 8 for adding a wavelength setting signal and a temperature compensating signal, and a multiplier 9 for multiplying the result of the adder 8 by the intensity (p) of the input light to subtract an intensity signal of the transmitted light of the element 3 from the signal output from the multiplier 9, to generate an error signal which is to be given to the light source 12.例文帳に追加

そして、波長設定信号と温度補償信号とを加算器８で加算し、その結果に入力光の強度ｐを乗算器９で乗算した信号から、光弁別素子３の透過光の強度信号を減算して、波長可変光源１２に与える誤差信号を生成するようにした。 - 特許庁

The output of the adder 29 is converted to a digital signal by an A/D converter 26, which is then compared with a reference value "reference voltage + reduced carrier initial value" of a ROM 23 by a data comparison/correction value generation unit 24 and, if a change is found, output to the adder 25 as a correction value (reduced carrier initial value + reference voltage).例文帳に追加

加算器２９の出力はＡ／Ｄ変換器２６でデジタル信号に変換され、データ比較・補正値生成部２４でＲＯＭ２３の「基準電圧＋低減搬送波初期値」の基準値と比較され、変動があれば（低減搬送波初期値＋基準電圧）の補正値として加算器２５に出力される。 - 特許庁

An adder 23 estimates the rotational speed of the motor M between the destination of intermittent output from a rotor position detector 11c and the next respective positional information θhic as estimated real speed ω and outputs it to a current controller 20 via an adder 27 from a speed controller 19 and a converter 24.例文帳に追加

加算器２３は、回転子位置検出器１１ｃからの間欠的に出力される先と次の各位置情報θｈｉｃの間の同期モータＭの回転速度を推定実速度ωと推定して速度制御部１９と変換部２４から加算器２７を介して電流制御部２０に出力する。 - 特許庁

The photoreception signals detected by respective photodiodes of a photodiode array 17 of fine array pitch are added by an adder 50 in every set of three outputs to amplify a dynamic range, adjacent outputs from the adder are differentiated by a differential amplifier array 18, and the total reflection attenuation angle θ_SP is calculated based on a differentiated signal therein.例文帳に追加

配列ピッチの細かいフォトダイオードアレイ１７の各フォトダイオードにより検出された光検出信号を、３つの出力毎に加算機５０により加算してダイナミックレンジを増大させ、隣接する２つの加算機の出力を差動アンプアレイ１８により微分し、この微分信号より全反射減衰角θ_ＳＰを算出する。 - 特許庁

There is provided a breakdown detection circuit of a power amplifier comprising: an inverting adder circuit configured to revert and output an addition voltage of an output signal of an amplifier element breakdown detection circuit provided in each of 4 or more amplifier elements; and a comparison circuit configured to output a signal when the output voltage of the inverting adder circuit is higher than a threshold voltage.例文帳に追加

４つ以上の増幅素子に対してこの増幅素子ごとに設けられる増幅素子故障検出回路の出力信号の加算電圧を反転して出力する反転加算回路と、この反転加算回路の出力電圧が閾値電圧より高い場合に信号を出力する比較回路と、を備える。 - 特許庁

The adder 205 adds a decoded difference value of the encoded data of odd number, that is inputted from the decoding section 202b, to the decoded data of even number which is inputted from the selector 204 as a preceding value, to generate a decoded data of odd number, which is supplied to the adder 203 as a preceding value through a buffer 206.例文帳に追加

加算器２０５は、復号化部２０２ｂから入力される奇数番目の符号化データの復号化された差分値と、セレクタ２０４から入力される一つ前の前値である偶数番目の復号化データとを加算して、奇数番目の復号化データを生成し、バッファ２０６を通して加算器２０３に前値として供給する。 - 特許庁

Further, the carrier wave reproducing circuit 10 is provided with a replace circuit 17 for executing processing for making the value of the LPF close to a central value after the synchronism establishment of a carrier wave, sweeper 18 and adder 19 for adding the output of this sweeper 18 and the output of the replace circuit 17 and outputting the result to the adder 20.例文帳に追加

更に、搬送波再生回路１０は、搬送波の同期確立後にＬＰＦ１６の値を中心値に近づけるための処理を実行する置き換え回路１７、スイーパー１８、このスイーパー１８の出力と置き換え回路１７の出力とを加算して加算器２０へ出力する加算器１９を備える。 - 特許庁

The multiplication device including a multiplier for outputting digital data obtained by multiplying the arbitrary coefficient at a sample period is provided with an adder 304 for adding the digital data to a multiplication of a previous sample and supplying the resultant data to the multiplier and a switch 302 for feeding back the output of the multiplier to the adder 304.例文帳に追加

任意の係数を乗算したディジタルデータをサンプル周期で出力する乗算器を含む乗算装置であって、ディジタルデータと１サンプル前の乗算出力とを加算して乗算器に供給する加算器３０４と、乗算器の出力を加算器３０４へ帰還させるスイッチ３０２とを備える。 - 特許庁