「arbiter」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

Thereby, even when the transmission buffer of the transaction layer 153 interposes, the priority can be arbitrated while maintaining the consistency between the setting of the arbiter and the priority of the actual traffic.例文帳に追加

これにより、トランザクション層１５３の送信バッファが介在している場合であっても、アービタ１３の設定と実際のトラフィックのプライオリティの整合性を維持しつつ優先度の調停を行なうことができる。 - 特許庁

To provide a bus arbitration method and a bus arbiter which can readjust fairness and priority in terms of software by a program as simultaneously guaranteeing the fairness and the priority in bus arbitration.例文帳に追加

バス調停で、フェアネスと優先順位とを同時に保証しつつ、プログラムによってソフトウェア的にフェアネスと優先順位とを再調整できるバス調停方法及びバス・アービタを提供すること。 - 特許庁

The refresh arbiter signal will not become active, when the external address changes and the external access timing changes to active state, during the period that the address latch signal is active.例文帳に追加

リフレッシュアービタ信号は、アドレスラッチ信号がアクティブ状態である期間中に外部アドレスの変化が発生して外部アクセスタイミング信号がアクティブ状態に変化する場合にはアクティブ状態に変化しない。 - 特許庁

The transfer arbiter performs time-shared control of transfers of writing and reading to or from the buffer memory responding to the transfer requests from the first data transfer control section and the second data transfer control section.例文帳に追加

転送調停部は、第１データ転送制御部からの転送要求と第２データ転送制御部からの転送要求に対し、バッファメモリに対する書き込みと読み出しの転送を時分割で制御する。 - 特許庁

In this clock compensation circuit for the synchronous bus in an information processor having a bus arbiter device 20 connected to the plurality of IO controllers 30, 40, the bus arbiter device 20 has a delay calculation circuit 110 calculating a delay value for compensating a clock, and delay addition circuits 150, 160 adding a delay to the clock distributed to each the input/output controller on the basis of the calculated delay value.例文帳に追加

複数のＩＯ制御装置３０、４０に接続されるバスアービタ装置２０を備えた情報処理装置における同期バスのクロック補整回路において、バスアービタ装置２０が、クロックを補整するためのディレイ値を算出するディレイ算出回路１１０と、算出したディレイ値に基づいて各入出力制御装置に分配するクロックにディレイを付加するディレイ付加回路１５０、１６０とを備える。 - 特許庁

In contrast, when use of the PCI bus 12B is requested by a PCI device 11 which has a plurality of functions, the arbiter allows use of the PCI bus 12B regardless of whether or not the PCI bus 12A is used.例文帳に追加

これに対して、複数機能を有するＰＣＩデバイス１１ＣからＰＣＩバス１２Ｂの使用が要求された場合には、ＰＣＩバス１２Ａが使用中であるか否かに関わらず、ＰＣＩバス１２Ｂの使用を許可する。 - 特許庁

The transfer arbiter performs time-shared control of transfers to the buffer memory in the write direction and from the buffer memory in the read direction corresponding to the transfer requests from the first data transfer control section and the second data transfer control section.例文帳に追加

転送調停部は、第１データ転送制御部からの転送要求と第２データ転送制御部からの転送要求に対し、バッファメモリに対する書き込みと読み出しの転送を時分割で制御する。 - 特許庁

To arbitrate priority while maintaining consistency between setting of an arbiter and priority of actual traffic even when a transmission buffer of a transaction layer interposes.例文帳に追加

トランザクション層の送信バッファが介在している場合であっても、アービタの設定と実際のトラフィックのプライオリティの整合性を維持しつつ優先度の調停を行なうことができるデータ通信回路および調停方法を提供する。 - 特許庁

To provide an arbiter device for a multi-port memory in which access to the same addresses can be performed simultaneously when an input address for the first port and an input address for a second port of a multi-port memory are the same.例文帳に追加

マルチポートメモリの第一のポートへの入力アドレスと第二のポートへの入力アドレスが同一の場合に、同時に同一アドレスのアクセスをすることを可能にすることができるマルチポートメモリのアービタ装置を提供する。 - 特許庁

The main signal generating circuit 34 receives a signal S2 from the first signal generating circuit 31 and the signal 5 from the arbiter 33, and outputs a main signal S6 generated by logic-synthesizing the both signals S2, S5.例文帳に追加

メイン信号生成回路３４は、第１信号処理回路３１からの信号Ｓ２とアービタ３３からの信号Ｓ５を受け、両信号Ｓ２，Ｓ５を論理合成して生成したメイン信号Ｓ６を出力する。 - 特許庁

This packet switching device has a plurality of input ports, a plurality of output ports, and at least one changeover unit, and is equipped with a coupling matrix and an arbiter unit for controlling this coupling matrix.例文帳に追加

この発明は、複数の入力ポートと複数の出力ポートと少なくとも１つの切換ユニットとを有して、結合マトリックスと、この結合マトリックスを制御するアービタユニットと、を備えるパケット切換装置に関する。 - 特許庁

The diagnostic module monitors a signal regarding an arbiter arbitration, and stops data transfer safely and prevents safety data from being erroneously output when abnormality resulting from signal adherence or the failure in an arbitration control part is detected.例文帳に追加

診断モジュールによりアービタ調停に関わる信号を監視し、信号固着又は調停制御部異常発生による異常を検出した場合、データ転送を安全に停止し安全データ誤出力を防止する。 - 特許庁

The respective DMAC parts 41 have means to divide the DMA transfer with M byte of given data transfer quantity into proper divided size N and sequentially transmit divided DMA transfer requests to a DMAC arbiter part 42.例文帳に追加

それぞれのＤＭＡＣ部４１は，与えられたデータ転送量がＭバイトのＤＭＡ転送を適当な分割サイズＮに分割する手段を持ち，ＤＭＡＣアービタ部４２へ分割したＤＭＡ転送要求を順次送る。 - 特許庁

The transfer arbiter performs time-shared control of transfers to the buffer memory in the write direction and from the buffer memory in the read direction corresponding to the transfer requests from the first and second data transfer control sections.例文帳に追加

転送調停部は、第１データ転送制御部からの転送要求と第２データ転送制御部からの転送要求に対し、バッファメモリに対する書き込みと読み出しの転送を時分割で制御する。 - 特許庁

Thus, in the digital broadcast streams of the multiplex broadcast channels, a corresponding word is outputted from a FIFO memory and stored in a CA buffer by a grant signal of an arbiter that arbitrates bus occupancy by the CA buffer.例文帳に追加

それにより、ＣＡバッファのバス占有を仲裁するアービタのグラント信号によって、多重放送チャンネルのデジタル放送ストリームのうち、該当ワードがＦＩＦＯメモリから出力されてＣＡバッファに保存される。 - 特許庁

In the case of operation as 32-bit PCI bus, the arbiter 2 performs control so as to use different 32-bit PCI buses respectively for two channel devices 31 and 40 or channel devices 31 and 41 of 32 bits.例文帳に追加

アービタ２は３２ビットＰＣＩバスとして動作させる場合、２つの３２ビットのチャネル装置３１，４０またはチャネル装置３１，４１に対して夫々異なる３２ビットＰＣＩバスを使用させるように制御する。 - 特許庁

One of devices using a common bus 108, such as a CPU 104, a storage device 109, a network device 110, and an extension device 111 sends a common bus use request to a bus arbiter 107.例文帳に追加

共通バス１０８を使用するＣＰＵ１０４、ストレージデバイス１０９、ネットワークデバイス１１０、拡張デバイス１１１など、共通バスを使用するデバイスのいずれかは、バスアービタ１０７に共通バス使用要求を行う。 - 特許庁

When the arbiter circuit 3 performs the arbitration operation of the DMA source 6 to continue DMA processing after the data access signal outputted from the SDRAM controller 4 to the arbiter circuit 3 is not effective any more, an access end signal (BSTEND) is outputted at the end of the data access to the SDRAM 5, and then the SDRAM controller 4 detects the access end signal (BSTEND) and starts next arbitration and selection.例文帳に追加

ＳＤＲＡＭコントローラ４からアービタ回路３に出力されるデータアクセス信号が有効でなくなった後、アービタ回路３がＤＭＡ源６のアービトレーション動作を行ってＤＭＡ処理を続行する際、ＳＤＲＡＭコントローラ４は、ＳＤＲＡＭ５へのデータアクセスの終了時にアクセス終了信号（ＢＳＴＥＮＤ）を出力すると、アービタ回路３は、このアクセス終了信号（ＢＳＴＥＮＤ）を検知して、次の調停および選択を開始する。 - 特許庁

In the CA buffer, the corresponding word is stored in a packet unit while including a control word, and a packet that is arbitrated by the arbiter and outputted from the CA buffer to a CA module is descrambled and then outputted in a viewable form via a decoder.例文帳に追加

ＣＡバッファには、コントロールワードを含んでパケット単位で保存され、アービタの仲裁を受けてＣＡバッファからＣＡモジュールに出力されたパケットは、デスクランブルされた後にデコーダを介して視聴可能な形態で出力される。 - 特許庁

Corresponding to spreading rates of respective channels, access orders of the respective channels to the memory 600 are determined in an arbiter part 500-1 and memory regions to be occupied by the respective fingers in the memory 600 are mapped in an address calculation part 500-2.例文帳に追加

各チャネルの拡散率に応じて、アービタ部５００−１では、メモリ６００に対する各チャネルのアクセス順位を判定し、アドレス算出部５００−２では、メモリ６００において各フィンガが占有するメモリ領域のマッピングを行なう。 - 特許庁

Particularly, each of the input/output ports is comprised of a main bus to which a bus arbiter is connected, a sub-bus connected with said main bus via a shared memory, and the main bus of the first processor chip is connected with the sub-bus of the second processor chip.例文帳に追加

特に、前記入出力ポートを、バスアービターを接続したメインバスと、このメインバスと共有メモリを介して接続したサブバスとから構成し、前記第１のプロセッサチップのメインバスと前記第２のプロセッサチップのサブバスとを接続した。 - 特許庁

An arbiter 8 outputs a transmission instruction to the queue registered as the queue for next sending in the forwarding table 7 which has been transferred through all queues, and thus the next data frame is sent from the queue having the highest priority level.例文帳に追加

そして、全てのキューを転送してきた回送テーブル７に次送出キューとして登録されているキューに対して、アービタ８が送信命令を出力し、優先順位の最も高いキューから次のデータフレームが送出される。 - 特許庁

The memory controller 13 of the memory system 10 notifies an arbiter 17 on the bus of bank information which includes page open information of each bank in a memory 11, and information of the banks, rows, and reading/writing, or the like, which are the requested information within a request queue 15.例文帳に追加

メモリシステム１０は、メモリコントローラ１３がメモリ１１の各バンクのページオープン情報を含むバンク情報、リクエストキュー１５内のリクエスト情報であるバンク、ロウ、リードライト等の情報をバス上のアービタ１７に通知する。 - 特許庁

An extra bus control apparatus 2 comprises a first and a second extra bus controllers 15 and 16 corresponded respectively to a plurality of devices, such as a SRAM (Static Random Access Memory) and a DRAM (Dynamic Random Access Memory) connected to an extra bus EXBUS, and an extra bus arbiter 17.例文帳に追加

外部バス制御装置２は、外部バスＥＸＢＵＳに接続された複数の装置（例えば、ＳＲＡＭ、ＤＲＡＭ）に各々対応した第１及び第２バスコントローラ１５、１６と、外部バスアービタ１７とを有している。 - 特許庁

A bus arbiter 10 operates to normally give bus permission to a bus request of high priority and switches the operation so as to give bus permission in bus cycles of ratios set by priority levels preferentially to any other requests.例文帳に追加

バスアービタ１０は通常高優先のバス要求に対してバス許可を与えるよう動作し、優先度毎に定められた比率のバスサイクルにおいてはその優先度を他のどれよりも優先させてバス許可を与えるよう動作を切り替える。 - 特許庁

When the address information and the refreshing request simultaneously occur, an arbiter preferentially queues the refreshing request, and queues the address information to take over the queued refreshing request when only the address information is generated.例文帳に追加

アービターはアドレス情報とリフレッシュ要求が同時に発生した場合、リフレッシュ要求を優先的にキューイングさせ、アドレス情報のみが発生した場合、すでにキューイングされているリフレッシュ要求を追い越すようにアドレス情報をキューイングする。 - 特許庁

A multiprocessor system is provided with a master processor 100, a plurality of slave processors 200 to 400, a shared ROM 961 shared among slave processors, and a shared ROM access arbiter 960 for arbitrating access to the shared ROM 961 from respective slave processors.例文帳に追加

マルチプロセッサシステムは、マスタ・プロセッサ100、複数のスレーブ・プロセッサ200〜400、各スレーブ・プロセッサにより共有される共有ＲＯＭ961、各スレーブ・プロセッサから共有ＲＯＭ961へのアクセスに対し調停を行う共有ＲＯＭアクセス調停装置960を備える。 - 特許庁

For example, when executing writeback of a system memory 17, a CPU 13 sets time slot control information to a time slot setting storage part 12a of a bus arbiter 12 on the basis of setting information previously defined in a program for executing the writeback.例文帳に追加

たとえば、システムメモリ１７のライトバックを実行する場合、ＣＰＵ１３が、ライトバックを実行するためのプログラムにあらかじめ定義されている設定情報をもとに、バスアービター１２のタイムスロット設定記憶部１２ａにタイムスロット制御情報を設定する。 - 特許庁

Other than during the DMA transfer, the instruction of stopping the DMA transfer is notified to the arbiter part 103 so as not to give an access right to the plurality of DMAC parts, and then an access from the CPU 101 to the memory part 108 is started.例文帳に追加

ＤＭＡ転送が実行中でないときは、アービター部１０３に対してＤＭＡ転送の停止命令を通知して複数のＤＭＡＣ部にアクセス権を付与しないようにした後に、ＣＰＵ１０１からメモリ部１０８へのアクセスを開始させる。 - 特許庁

A graphics arbiter provides display environment information to the video applications and accesses the applications' output to efficiently present that output to a display screen, possibly transforming the output or allowing another application to transform it in the process.例文帳に追加

グラフィックスアービタは、表示環境情報をビデオアプリケーションに提供し、アプリケーションの出力にアクセスして表示画面にその出力を効率的に提示し、このプロセスにおいて出力を変換し、または他のアプリケーションに出力を変換させる。 - 特許庁

The bus system based on the open core protocol includes the bus based on the open core protocol, the plurality of masters and a bus arbiter which is connected with the plurality of masters, arbitrates occupancy of a master to the bus and connects a selected master with the bus.例文帳に追加

オープンコアプロトコルを基盤とする本発明のバスシステムは、オープンコアプロトコル基盤のバスと複数のマスタ及び複数のマスタと連結されてマスタのバスに対する占有を仲裁し、選択されたマスタをバスに連結するバス仲裁装置とを含む。 - 特許庁

A bus arbiter 1 receives requests RQ0-RQn of the initiator, and has an allowed time decision function-equipped page hit error decision part 2, an allowed time decision function-equipped bank open/close decision part 3, and an allowed time decision function-equipped LRU (Least Recently Used) part 4, inside itself.例文帳に追加

バスアービタ１は、イニシエータのリクエストＲＱ０〜ＲＱｎを受け、内部に許容時間判定機能付きページヒットミス判定部２、許容時間判定機能付きバンクオープンクローズ判定部３、及び許容時間判定機能付きＬＲＵ部４を有している。 - 特許庁

A module (master) 100 for performing read access to the module 101 to be a slave requests a bus using right to a bus arbiter by BREQ signals 61 and reports that the next cycle is the last cycle to be used by the master by LC signals 63.例文帳に追加

スレーブとなるモジュール１０１に対してリードアクセスを行うモジュール（マスタ）１００は、ＢＲＥＱ６１信号によりバス使用権をバスアービタに要求すると共に、ＬＣ信号６３により次のサイクルがマスタが使用する最後のサイクルである旨を伝える。 - 特許庁

Further, R/W switch and valid finger signals are outputted corresponding to WACK or RACK in the arbiter part 500-1, and in response to that, input/output of data between the respective fingers and the memory are controlled in a data control part 500-3.例文帳に追加

さらにアービタ部５００−１では、ＷＡＣＫまたはＲＡＣＫに対応してＲ／Ｗスイッチおよび有効フィンガ信号を出力し、これを受けてデータ制御部５００−３では、各フィンガとメモリとの間のデータの入出力を制御する。 - 特許庁

The bus master writes key data for receiving access permission in a key data register 22, and when the key data are matched with fixed data, and ID data to be output by an arbiter 23 are also matched with the fixed data, the bus access limiting part 21 permits the bus master to perform access to the shared memory 10.例文帳に追加

バスマスタは、アクセス許可を受けるためのキーデータをキーデータレジスタ２２に書き込み、そのキーデータと固定データとが一致し、アービタ２３より出力されるＩＤデータも固定データと一致すれば、バスアクセス制限部２１は共有メモリ１０に対するアクセスを許可する。 - 特許庁

To provide an arbiter circuit for arbitrating two conditions based on control condition of refresh speed in a DRAM device and access operation condition for the DRAM device to control refresh speed by processing in the DRAM device.例文帳に追加

ＤＲＡＭ装置内の処理によってリフレッシュ速度を制御するため、ＤＲＡＭ装置でのリフレッシュ速度の制御状況とＣＰＵのＤＲＡＭ装置に対するアクセス動作状況とに基づいて二つの状況を調停するための調停回路を備えさせなればならない。 - 特許庁

This signal processor is provided with first and second encrypting/decrypting parts (109, 110) for encrypting/decoding a digital signal to be inputted/outputted, a memory (104) for temporarily storing the digital signal and an arbiter (adjusting part) (103) for arbitrating the digital signal, and for processing it in time-division manner.例文帳に追加

入出力するディジタル信号を暗号化および復号化する第一および第二の暗号復号部（１０９，１１０）と、ディジタル信号を一時格納するメモリ（１０４）と、ディジタル信号を調停し時分割に処理するアービタ（調停部）（１０３）とを設ける。 - 特許庁

Also, when higher burst transfer and lower burst transfer processing is overlapped, the bus arbiter 1 arbitrates the use right of a common bus 91 to each bus master while maintaining the number of times of transfer preliminarily set according to the priority order as a fixed rate.例文帳に追加

また、高い方のバースト転送と低い方のバースト転送処理が重なった場合、バスアービタ１は、予め優先順位に応じて設定された転送回数を一定比率に保ちながら各バスマスタに対する共通バス９１の使用権の調停を行う。 - 特許庁

Further, the device is provided with a bus arbiter (26) which determines the priority of processing of each piece of the process identification information that corresponds to the data transmission request from the function module, and arbitrates contention of the data transmission requests to the bus according to the priority.例文帳に追加

さらに上記機能モジュールからのデータ送要求毎に、対応する上記プロセス識別情報毎の処理の優先順位を決定し、その優先順位に従って上記バスに対するデータ転送要求の競合を調停するバスアービター（２６）を設ける。 - 特許庁

Regional reference sites can fulfill a dual role as the arbiter of regionally attainable biological performance and as an upstream reference for determining the significance of any longitudinal changes.例文帳に追加

地点の選定は，数量的生物クライテリアを導出する際の重大な構成要素である。地域参照地点は，地域で達成可能な生物学的実績の規範として，また，縦断的変化の有意性を決定するための上流の参照として，2つの役割を果たしうる。 - 英語論文検索例文集

In order to join a cluster 205 so as to gain access to storage devices 220 and 222, an external server who does not belong to the cluster 205 inquires which server is the owner of the storage devices of an arbiter 240 to know that, for example, the server 210 is the owner.例文帳に追加

クラスタ２０５に属していない外部サーバは、記憶装置２２０、２２２へのアクセスを獲得するためにクラスタ２０５に加入したい時、クラスタ内のアービタ２４０に、どのサーバが記憶装置のオーナであるかを質問し、例えば、サーバ２１０がオーナであることを知る。 - 特許庁

When a bus master 2 whose priority order is higher than that of a bus master 3 outputs a bus request during the burst transfer of the bus master 3, a bus arbiter 1 performs the transfer of the bus master 2 by putting the transfer of the bus master 3 in a stand-by status without stopping the transfer of the bus master 3 during the burst transfer.例文帳に追加

バスマスタ３がバースト転送中にバスマスタ３よりも優先順位の高いバスマスタ２がバスリクエストを出した時に、バスアービタ１は、バースト転送中のバスマスタ３の転送を停止しないで待機状態にさせてバスマスタ２の転送を行わせる。 - 特許庁

When bus masters 11 make bus requests 15, a bus arbiter 12 gives a bus grant to the bus master having top priority by referring to priority 17 and a timer selection signal 18 at the same time, and further makes a request to switch the value of the timer that the bus master has.例文帳に追加

複数のバスマスタ１１からバスリクエスト１５があると、バスアービタ１２は、プライオリティ１７を参照して最も優先度の高いバスマスタに対してバスグラントを与えると同時にタイマ選択信号１８を送信し、当該バスマスタが持つタイマの値を切替えるように要求する。 - 特許庁

A time monitoring means monitors a response time to a request to a memory arbiter circuit by a PCI target circuit which performs the control of a PCI target operation, and when the response time to be monitored by the monitoring means exceeds a predetermined time, a transfer means transfers failure information to a processor part.例文帳に追加

時間監視手段はＰＣＩターゲット動作の制御を実行するＰＣＩターゲット回路によるメモリアービタ回路への要求に対する応答時間を監視し、転送手段は監視手段で監視される応答時間が所定の時間を超える場合には、プロセッサ部に障害情報を転送する。 - 特許庁

To provide an information processor which has a plurality of CPUs each connected to a bus via bus bridges, and includes a bus arbiter for arbitrating data transmission/reception of the bus bridges using the bus, while allowing addition and change of CPUs without significantly changing the design.例文帳に追加

複数のＣＰＵがそれぞれバスブリッジを介してバスに接続され、そのバスを用いた上記各バスブリッジのデータ送受信を調停するバスアービタを備えた情報処理装置において、ＣＰＵの追加や変更がなされる場合でも、大幅な設計変更を不要とすること。 - 特許庁