「cell data」に関連した英語例文の一覧と使い方(66ページ目) - Weblio英語例文検索

The write-amplifier 23 writes selectively and simultaneously write-in data held in the write-register 22 corresponding to the set write-release flag Wrk in a memory cell array 11 when interruption of the burst cycle is indicated by a control signal/CE.例文帳に追加

ライトアンプ２３は，制御信号／ＣＥによってバーストサイクルの中止が指示されたとき，セットされているライトリリースフラグＷＲｋに対応するライトレジスタ２２ｋに保持されている書込データを，選択的に，且つ，同時にメモリアレイ１１に書き込む。 - 特許庁

To provide a semiconductor memory structure having a constitution of a memory cell array which can process many input/output data simultaneously in parallel and a redundant relieving circuit which can perform efficiently redundant relieving for the above.例文帳に追加

同時並列に多数の入出力データを取扱うことができるメモリセルアレイの構成と、これに対して効率的に冗長救済を行なうことのできる冗長救済回路とを併せ持つ半導体記憶装置の構成を提供する。 - 特許庁

To provide a SONOS memory device which stores more data in its unit memory cell than the conventional SONOS memory device, which increases its degree of integration, despite the fact that it is manufactured according to the same design as the conventional SONOS memory device.例文帳に追加

従来のＳＯＮＯＳメモリ装置と同じ設計基準で製造されても、従来のＳＯＮＯＳメモリ装置よりも多量のデータを単位メモリセルに記憶することができ、集積度を増大させることができるＳＯＮＯＳメモリ装置を提供する - 特許庁

In the case where the PDA1 and the cradle 10 are in a state of connection, the PDA1 is capable of data communications with the personal computer, and it is possible that the fuel to the fuel cell unit is replenished from the external fuel tank provided to the cradle 2.例文帳に追加

ＰＤＡ１とクレードル１０とが接続されている状態の場合にＰＤＡ１はパソコンとのデータ通信が可能であり、かつ燃料電池ユニットへの燃料をクレードル２が有する外部燃料タンクから補給することが可能である。 - 特許庁

A timing generating means 20 controls the timing for generating a data read signal for a corresponding memory cell based on the delay quantity set by the delay quantity setting means 10, and outputs an adjusted timing signal to an internal pulse generating circuit 2.例文帳に追加

タイミング生成手段２０は、遅延量設定手段１０が設定した遅延量に基づいて該当するメモリセルへのデータ読出し信号の発生させるタイミングを制御し、調整されたタイミング信号を内部パルス発生回路２へ出力する。 - 特許庁

Even when information of (n) bits is stored, always only two latching circuits consisting of one latching circuit for storing write-in data and one latch circuit for storing a result obtained by preliminarily reading whether or not the cell is higher than Ai+1 are used.例文帳に追加

ｎビットの情報を記憶する場合でも常に、書き込みデータを記憶するための１つのラッチ回路と、Ａｉ＋１より高いセルかどうか予備リードを行ない、この結果を記憶するための１つのラッチ回路の合計２つのラッチ回路のみとなる。 - 特許庁

In the peripheral section of the MTJ memory cell array 10 in which formal MTJ memory cells MC for storing data are arranged in a queue, shape-dummied cells SDC which are designed to have the same dimension and structure as the memory cells MC have are further provided.例文帳に追加

データ記憶を実行する正規のＭＴＪメモリセルＭＣが行列状に配置されるＭＴＪメモリセルアレイ１０の周辺部において、ＭＴＪメモリセルの同様の寸法および構造で設計された形状ダミーセルＳＤＣがさらに設けられる。 - 特許庁

To improve system characteristics by dividing a base station antenna into a plurality of array groups in accordance with a cell propagation environment, making a slack directional beam control for each array group, and making a parallel transmission (MIMO transmission) of data different between the array groups.例文帳に追加

セル伝搬環境に応じて基地局アンテナを複数アレー群に分割し、各アレー群では緩い指向性ビーム制御を行うとともに、アレー群間では異なるデータの並列送信(ＭＩＭＯ送信)を行うことによりシステム特性を向上する。 - 特許庁

Address signals RA_n, RA_n+1 are respectively given to address decoders 1, 2 corresponding to a plurality of banks, the storage cells in each bank are respectively selected, and read data are outputted on the basis of cell information read from the selected storage cells.例文帳に追加

アドレス信号ＲＡｎ，ＲＡｎ＋１が複数のバンクに対応するアドレスデコーダ１，２に入力されて、各バンクにおいて記憶セルがそれぞれ選択され、該選択された記憶セルから読み出されたセル情報に基づいて読み出しデータが出力される。 - 特許庁

To provide a semiconductor memory device capable of relieving a defective cell surely even if causing the program mistake of a fuse in the semiconductor memory device in which redundancy information is data-compressed and stored in a fuse set.例文帳に追加

リダンダンシ情報をデータ圧縮してヒューズセットに記憶する半導体記憶装置において、ヒューズのプログラムミスが生じた場合においても、不良セルを確実に救済することが可能な半導体記憶装置を提供することを目的とする。 - 特許庁

When the solar cell module 20 is installed on a roof 10 of a new house 1, pull-out strength of the screw 30 to the substrate material 11 of the roof 10 is stored in the data base 40 by every kind of the substrate material 11 and the screw 30.例文帳に追加

新築家屋１の屋根１０に太陽電池モジュール２０を設置するにあたって、屋根１０の下地材１１に対するビス３０の引き抜き強度を下地材１１及びビス３０の種類ごとにデータベース４０に蓄積しておく。 - 特許庁

To provide a data communication system in an ATM network, which provides a service class not specifying delay time by transfer so as to transmit an ATM cell via an idle band of a communication channel and to provide an ATM switch.例文帳に追加

転送による遅延時間を規定しないサービスクラスを設け、通信回線の空き帯域によってＡＴＭセルを送り、回線使用効率を高めることができるＡＴＭネットワークのデータ通信方式およびＡＴＭ交換機を提供する。 - 特許庁

Thus, three kinds of states where both of the MTJ elements 1 and 2 are low resistance, either of them is low resistance, or both of them are high resistance can be created, so that data of 3 values can be handled on 1 memory cell to improve recording density.例文帳に追加

それにより、ＭＴＪ素子１，２がいずれも低抵抗、いずれかが低抵抗、いずれも高抵抗の３種類の状態を作り出すことができ、１メモリセルで３値のデータを取り扱うことが可能になり、記録密度の向上を図ることができる。 - 特許庁

An interruption control circuit 24 stops the process being executed by issuing an interruption to the CPU 1 and with the instruction of the memory over-write control circuit 25, the write/read/erase control circuit 16 over-writes the data stored in the memory cell 6.例文帳に追加

割り込み制御回路２４は、ＣＰＵ１に割り込みをかけて実行中の処理を停止させ、メモリ上書き制御回路２５の指示により、書き込み／読み出し／消去制御回路１６がメモリセル６に格納されているデータの上書きを行う。 - 特許庁

A new criterion is introduced for the UE generating status reports of the PDUs as soon as possible following notification of the cell change indicated by the RRC procedure to more efficiently recover source NODE B buffered data.例文帳に追加

ソースノードＢによってバッファされたデータをより効率的に回復するために、ＲＲＣ手順によって示されたセル変更の通知に引き続いて、可能な限り早急にＰＤＵの状況レポートを生成するＵＥ向けに、新しい基準が導入される。 - 特許庁

A column side decoder 25 of a serial EEPROM 21 is provided with inverters 27, 28, when batch write-in/erase of data is performed for a memory cell 22, timing at which a batch erase/write-in signal IN is outputted to level shifters 8A-8H respectively is varied.例文帳に追加

シリアルＥＥＰＲＯＭ２１のカラム側デコーダ２５にインバータ２７，２８を備えて、メモリセル２２に対してデータの一括書込み／消去を行う場合に、レベルシフタ８Ａ〜８Ｈに一括消去／書込み信号ＩＮを出力するタイミングを夫々変化させる。 - 特許庁

To provide a broadcasting corresponding type ATM transmitter capable of preventing the deterioration of efficiency on the design of this device by minimizing the increase of the data quantity of an ATM cell signal, and reducing the increase of costs to the minimum by making it possible to install a broadcasting corresponding function later.例文帳に追加

ＡＴＭセル信号のデータ量の増加を最小限にして装置設計上の効率を悪化させず、且つ、放送対応機能を後付可能にしてコスト上昇を最小限に抑えた放送対応型ＡＴＭ伝送装置を提供する。 - 特許庁

This memory is a non-volatile memory device having a normal memory cell region in which normal data is stored and an erasion information storing memory region in which information of whether a series of erasing operation is finished or not or information indicating a state of erasing operation is stored.例文帳に追加

通常のデータを記憶する通常メモリセル領域と、一連の消去動作が完了したか否かの情報、または消去動作の状態を示す情報を記憶する消去情報記憶メモリ領域とを有する不揮発性メモリデバイスである。 - 特許庁

To provide a magnetoresistive RAM which adjusts an amount of electric current flowing from a drain region to a source region depending on the amount of the electric current flowing through an MTJ of an MRAM cell in accordance with a wordline voltage size and reads two or more multiple data.例文帳に追加

ワードライン電圧の大きさに従いＭＲＡＭセルのＭＴＪを通じて流れる電流の量によりドレイン領域からソース領域に流れる電流の量を調節し、２つ以上の多重データを読み出す磁気抵抗ラムを提供すること。 - 特許庁

The temperature and the output voltage of the cell stack 2 are detected by a temperature detector 13 and a voltage detector 14 respectively, and the air quantity to be sent to the CO remover 6 is thereby controlled by an operation and control device 15 by using the detected data.例文帳に追加

ＣＯ除去器６へ送る空気量は、電池スタック２の温度および出力電圧をそれぞれ温度検出器１３および電圧検出器１４で検出し、その検出データを用いて演算・制御装置１５により制御される。 - 特許庁

Signal transmission delay in the read-word lines RWL is reduced by dividing and arranging read-word lines RWL for each region AR1, AR2 to which a memory cell array 10 is divided and formed in the direction of column, and data read-out operation speed can be increased.例文帳に追加

メモリアレイ１０を列方向に分割して形成される領域ＡＲ１，ＡＲ２ごとにリードワード線ＲＷＬを分割配置することによって、リードワード線ＲＷＬにおける信号伝搬遅延を低減して、データ読出動作を高速化できる。 - 特許庁

To provide write-in architecture used in a magnetic random access memory(MRAM) device in which adjacent cells in an array are not disturbed with a harmful form, preservation of data stored in the array is improved, and individual memory cell in the array can be selected.例文帳に追加

アレイ内の隣接セルを害のある形で擾乱せず、そこに保管されたデータの保全性を高める、アレイ内の個々のメモリ・セルの選択を可能にする、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイス内で使用される書込アーキテクチャを提供する。 - 特許庁

The semiconductor device 101 is provided with a plurality of read circuits RDCs which are provided in association with bit lines BL, each reading the storage data of a memory cell MC connected to the corresponding bit line BL and output them to a global read line GRIO.例文帳に追加

半導体装置１０１は、ビット線ＢＬに対応して設けられ、各々が、対応のビット線ＢＬに結合されたメモリセルＭＣの記憶データを読み出してグローバル読み出し線ＧＲＩＯへ出力する複数の読み出し回路ＲＤＣを備える。 - 特許庁

A plurality of bit lines for inputting/outputting data for a memory cell 1 arranged in a matrix form are constituted of a plurality of bit line pairs BLP1 to BLP4 repeatedly arranged by setting two bit lines connected to the same sense amplifier as a pair.例文帳に追加

マトリックス状に配置されたメモリセル１に対しデータの入出力を行う複数のビット線が、同一のセンスアンプに接続された２本のビット線を対として繰り返し配置した複数のビット線対ＢＬＰ１〜ＢＬＰ４から構成されている。 - 特許庁

The semiconductor random access memory having a complex shape is provided with a ROM device storing an all latent row data pattern to be input to a memory cell array during test procedure, a variable step address generator, a comparing device, and a control device.例文帳に追加

複雑な形状を持つ半導体ランダムアクセス・メモリが、試験手順の間に記憶セル・アレイに入力すべき悉くの潜在的な行データ・パターンを記憶するＲＯＭ装置、可変ステップ・アドレス発生器、比較装置及び制御装置を備えている。 - 特許庁

The approximate value output part 20 has a data group input part 22, an initial condition setting part 23, cerebellum model parts 24, 26, post-learning granular cell value calculation parts 28, 30, an addition part 34, a deviation calculation part 36, and a true value input part 38.例文帳に追加

近似値出力部２０は、データ群入力部２２と、初期条件設定部２３と、小脳モデル部２４、２６と、学習後顆粒細胞値算出部２８、３０と、加算部３４と、偏差計算部３６と、真値入力部３８とを有している。 - 特許庁

In addition to the high-resistance loads 1 and 2 of the memory cell of an SRAM, a load nMOS is added to turn ON when the power supply potential Vdd is reduced and in a chip selecting signal CS "H" level section (standby state), and the destruction of the data is suppressed.例文帳に追加

ＳＲＡＭのメモリセルの高抵抗負荷１、高抵抗負荷２に加えて、電源電位Ｖｄｄの低下時及びチップセレクト信号ＣＳ”Ｈ”レベル区間（スタンバイ状態）にてオンさせる負荷ｎＭＯＳを付加し、該データの破壊を抑制する。 - 特許庁

When a signal is read from the selected memory cell to each of the local bit lines LBL, after the signal is amplified by the local sense amplifier 12, the signal is transmitted to the global sense amplifier 11 via the global bit lines GBL, and connected selectively to the external data line.例文帳に追加

選択された前記メモリセルから各々のローカルビット線ＬＢＬに信号が読み出されると、ローカルセンスアンプ１２で増幅された後、グローバルビット線ＧＢＬを経由してグローバルセンスアンプ１１に伝送され、選択的に外部データ線に接続される。 - 特許庁

To provide a method for writing data into a nonvolatile semiconductor memory that is constructed by arranging in an array a plurality of memory cells each of which has a plurality of charge storing sections, the method securing a current window by regulating current degradation for reading data written in other charge storing section caused by writing data into one of the charge storing sections within the same memory cell and enabling shortening of writing time.例文帳に追加

各々が複数の電荷蓄積部を有する複数のメモリセルがアレイ状に配置されて構成される不揮発性半導体メモリにおいて、同一メモリセル内の一方の電荷蓄積部へのデータ書込みに起因して生じる他方の電荷蓄積部に書き込まれたデータの読出し電流の低下を抑えて電流ウィンドウを確保するとともに、書込み時間の短縮をも実現することができる不揮発性半導体メモリのデータ書込み方法を提供する。 - 特許庁

A restorable RAM block comprises plural segment of a RAM memory cell being restorable respectively, a state machine generating restoring data for restoring one or plural defective segments, a scan address machine generating data discriminating one or plural defective segments, and a mapping circuit mapping restored data generated by a state machine to one or plural defective segments discriminated by the scan address machine.例文帳に追加

本発明は、それぞれ修復可能なＲＡＭメモリセルの複数のセグメントと、1つまたは複数の欠陥セグメントを修復するための修復データを生成する状態機械と、１つまたは複数の欠陥セグメントを識別するデータを生成するスキャンアドレスマシンと、スキャンアドレスマシンにより識別された１つまたは複数の欠陥セグメントに状態機械により生成された修復データをマップするマッピング回路と、を含む修復可能なＲＡＭブロックを提供する。 - 特許庁

After the first memory cell is selected and sense amplifier is activated for forming the intermediate potential in the bit line, different multiple word lines are selected while pairs of bit lines are separated from the sense amplifier and the bit line potential is set to be the intermediate potential by the reversed data.例文帳に追加

ビット線に中間電位を生成するために第１のメモリセルを選択してセンスアンプを活性化した後，ビット線対をセンスアンプから切り離した状態で，異なるワード線を多重選択しその反転データによりビット線電位を中間電位にする。 - 特許庁

The output circuit includes an inverter INV (1), in which a PMOS transistor Q11 and a NMOS transistor Q21 are connected in series, and read-out data OUTHB from a memory cell is logic-reversed to output a gate signal of a PMOS transistor 51 for output.例文帳に追加

ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１とが直列に接続されて構成され、メモリセルからの読み出しデータＯＵＴＨＢを論理反転して、出力用ＰＭＯＳトランジスタＱ５１のゲート信号を出力するインバータＩＮＶ（１）を設ける。 - 特許庁

In verify-read-out operation VR_RD, one side of the selectors 24 supplies first verify-read-out data from one memory cell MC1 to one side of the input terminal of the sense amplifier 26, on the other hand, and supplies a verify-reference signal to the other side of the input terminal.例文帳に追加

ベリファイ読み出し動作ＶＲ＿ＲＤでは、一方のセレクタ２４が１つのメモリセルＭＣ１からの第１のベリファイ読み出しデータをセンス・アンプ２６の一方の入力端子に供給する一方、他方の入力端子にはベリファイ参照信号が供給される。 - 特許庁

An exchange 101_1 inputs video data 103 sent by a video distributor 102 and sends an ATM cell synchronized to the clock to exchanges 101_2-101_4 by a signal (including light) including a frequency component to be the synchronizing clock source.例文帳に追加

交換機１０１_１は映像配信装置１０２が送出する映像データ１０３を入力してそのクロックに同期したＡＴＭセルを同期用クロックの供給源となる周波数成分を含む信号（光を含む）により交換機１０１_２〜１０１_４に送出する。 - 特許庁

To provide a semiconductor device capable of easily grasping the size of a resist pattern by an optical proximity effect even when the code pattern arrangement of a mask ROM is especially diversified and the number of code data of a cell part is enormously increased, a method for manufacturing the semiconductor device and a reticule.例文帳に追加

特にマスクＲＯＭにおいて、コードパターン配置が多様化し、セル部コードデータの数が膨大になっても、光近接効果によるレジストパターン寸法を容易に把握することができる半導体装置、半導体装置の製造方法あるいはレチクルを提供する。 - 特許庁

To easily realize a negative voltage generating circuit which can supply negative voltage to a memory cell transistor substrate independently of fluctuation of power source voltage and environmental conditions, process conditions, or the lie, to enable sufficiently securing a data holding time for a memory, and to reduce power consumption.例文帳に追加

電源電圧や環境条件の変動、プロセス条件等によらず安定した負電圧をメモリセルトランジスタ基板に供給可能な負電圧発生回路を容易に実現し、メモリのデータ保持時間を充分に確保可能にし且つ低消費電力化を図る。 - 特許庁

In addition, the deciding section 14-3 decides an appropriate correction amount by calculating the MTF data corresponding to the value indicating the degree of matching of a pattern or the spacial frequency of the cell of the eyeground based on the simulated results of a plurality of voltage variation templates.例文帳に追加

また、補正量決定部１４−３は、複数の電圧変化テンプレートに対するシミュレーション結果に基づき、パターンのマッチングの度合いを示す値又は眼底の細胞の空間周波数に応じたＭＴＦデータを算出し、適正な補正量を決定する。 - 特許庁

At the test mode, a selector circuit 75 receives output of the selector circuits 72 and 74, and when an object of an operation test is a spare memory cell, the circuit 75 outputs an output of the selector circuit 74 to a test device as test output data TDout.例文帳に追加

セレクタ回路７５は、テストモード時において、セレクタ回路７２および７４の出力を受けて、動作テストの対象がスペアメモリセルである場合には、セレクタ回路７４の出力をテスト出力データＴＤｏｕｔとして、試験装置に対して出力する。 - 特許庁

The memory cell of the nonvolatile semiconductor memory is formed into a three-dimensional structure, and hot electrons caused by interband tunneling are generated near a drain, and further, the hot electrons are so injected into a charge accumulating layer disposed at a large solid angle with respect to to the end of its drain by the three-dimensional structure as to perform data writing.例文帳に追加

メモリセルを３次元構造化し、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを３次元化によりドレイン端に対して大きな立体角で配置される電荷蓄積層に注入してビットデータの書き込みを行う。 - 特許庁

To provide a static semiconductor storage device capable of preventing malfunction of a semiconductor storage device by ensuring the margin between a power source voltage level of data latched by a memory cell which is to be caused by high resistance of a ground voltage line in the case of low voltage operation and a ground voltage level.例文帳に追加

低電圧の動作時に接地電圧ラインの高抵抗によるメモリセルにラッチされたデータの電源電圧レベルと接地電圧レベル間のマージンを確保して、半導体メモリ装置の誤動作を防止し得るスタチック半導体メモリ装置を提供する。 - 特許庁

Finally, in a third step (S3), the memory check circuit 2 performs the memory check of a memory cell in an image area 43, and the processor 1 performs a start processing of a system program on the basis of the system program data that is transferred to and stored in the storage area 41.例文帳に追加

最後に、第３ステップＳ３として、メモリチェック回路２により、イメージ領域４３のメモリセルについてメモリチェックを行うとともに、プロセッサ１により、格納領域４１に転送、格納されたシステムプログラムデータに基づいて、システムプログラムの起動処理を行う。 - 特許庁

Each write-in driver transmits voltage selected by the voltage switch circuit to a bit line of which a group is selected in accordance with a data bit signal applied to a corresponding input/output pad during a test operation mode for measuring a cell current, and cuts off it.例文帳に追加

各書き込みドライバは、セル電流を測定するためのテスト動作モードの間、対応する入出力パッドに印加されるデータビット信号に応じて電圧スイッチ回路によって選択された電圧をグループの選択されたビットラインに伝達したり、遮断する。 - 特許庁

In the semiconductor nonvolatile memory, a plurality of addresses corresponding to the multiple bits are assigned to each memory cell to provide a plurality of page modes corresponding to the plurality of addresses, and a save area and a data area are allocated as storage areas.例文帳に追加

上記半導体不揮発性メモリは、１つのメモリセルに上記記憶可能な複数ビットに対応した複数アドレスが割り当てられ、かかる複数アドレスに対応した複数ページモードを有して、記憶領域として退避領域とデータ領域とが割り当てられる。 - 特許庁

An information is extracted selectively from cell data streams exchanged over the asynchronous transfer mode network and the IMA link of the asynchronous transfer mode network is automatically discriminated (14), then, the distributed network analyzer (60) is automatically constituted (16) to monitor the discriminated IMA link.例文帳に追加

非同期転送モードネットワークにわたって交換されるセルデータストリームから情報が選択的に抽出されて、該非同期転送モードネットワークのIMAリンクが自動的に識別され(14)、該識別されたIMAリンクを監視するよう分散ネットワークアナライザ(60)が自動的に構成される(16)。 - 特許庁

To discriminate at high speed whether data destruction is caused in information written in a ferroelectric memory or not by encoding information written in a ferroelectric memory using an error detection code and using an error detection circuit and a parity storing cell.例文帳に追加

強誘電体メモリに書き込む情報を誤り検出符号を用いて符号化し、誤り検出回路とパリティ記憶セルを用いることで、強誘電体メモリに書き込んだ情報にデータ破壊が起こったか否かの判定を高速に行うことを目的とする。 - 特許庁