「clock frequency」に関連した英語例文の一覧と使い方(53ページ目) - Weblio英語例文検索

To control boost voltage appropriately while enhancing the efficiency when the clock frequency being applied to a charge pump circuit is constant.例文帳に追加

チャージポンプ回路に与えるクロック周波数が一定である場合において、昇圧電圧を適正に制御すること、また効率を向上させる。 - 特許庁

To provide a semiconductor device capable of generating a clock signal of high frequency suitable for a scan test for an internal circuit of the semiconductor device.例文帳に追加

半導体装置の内部回路のスキャンテストに適した高い周波数のクロック信号を生成できる半導体装置を提供すること。 - 特許庁

A parallel data supply circuit 18 supplies the first parallel data having the effective bit width of 4 or 5 following a frequency-divided clock DCLK.例文帳に追加

並列データ供給回路１８は、有効ビット幅が４又は５ビットの第１並列データを分周クロックＤＣＬＫに従って供給する。 - 特許庁

A timing control circuit 14 generates the vertical synchronizing signals VD and the horizontal synchronizing signals HD based on the frequency division clock DCK.例文帳に追加

タイミング制御回路１４は、分周クロックＤＣＫに基づいて垂直同期信号ＶＤ及び水平同期信号ＨＤを生成する。 - 特許庁

A logical control circuit 7 generates the first and second control signals based on the clock signals, an arithmetic result and a frequency control signal.例文帳に追加

論理制御回路７は、クロック信号と演算結果および周波数制御信号に基づいて第１及び第２の制御信号を発生する。 - 特許庁

The clock signal generation part 10 generates and supplies slave operation signals reqen1 and acken1 including information of the operation frequency fa to the master circuit 22.例文帳に追加

また、クロック信号生成部１０は、動作周波数ｆａの情報を含むスレーブ動作信号ｒｅｑｅｎ１，ａｃｋｅｎ１を生成して、マスター回路２２に供給する。 - 特許庁

An A/D converter 12 converts a composite video signal into a digital signal by using a clock with a frequency independently of that of its subcarrier.例文帳に追加

Ａ／Ｄ変換器１２は、入力端子１０からのコンポジットビデオ信号を、そのサブキャリアとは無関係な周波数のクロックでディジタル化する。 - 特許庁

A Hi duration of each pulse of the pulsed AC output voltage is counted by using a higher frequency clock than the triangular wave.例文帳に追加

そして、パルス化された交流出力電圧の各パルスのＨｉ期間を前記三角波よりもさらに高い周波数のクロックでカウントする。 - 特許庁

To provide a recorder-reproducer which can deal with the characteristics of various types of memory cards while keeping a high data rate secured by a communication clock of high frequency.例文帳に追加

高周波数の通信クロックによる高データレートを保ちつつ、種々のメモリカードの特性に対応できる記録再生装置を提供する。 - 特許庁

To provide a clock data reproducing circuit for compensating the dispersion of an oscillation frequency between a plurality of VCOs and achieving high power supply voltage-temperature variation resistance with low jitters.例文帳に追加

複数のＶＣＯ間の発振周波数のばらつきを補償し、低ジッタで大きな電源電圧・温度変動耐性を実現する。 - 特許庁

The computer system 10 is disclosed comprising a clock generator circuit 14 having a clock speed register 34 and circuitry for generating a processor clock signal 32 at a frequency determined by the clock speed register 34, wherein a processor 12 performs a performance manager program 44 that writes the clock speed register 34 according to a performance state selected by application programs 50, 52.例文帳に追加

クロック速度レジスタ（３４）と、クロック速度レジスタ（３４）によって決定された周波数においてプロセッサ・クロック信号（３２）を発生する回路とを有するクロック発生回路（１４）を含むコンピュータ・システム（１０）において、プロセッサ（１２）が、アプリケーション・プログラム（５０、５２）によって選択される性能状態に応じてクロック速度レジスタ（３４）に書込みを行う性能マネージャ・プログラム（４４）を実行するコンピュータ・システム（１０）が開示されている。 - 特許庁

The integrated circuit device is provided with a video signal generation unit 157 which outputs the image data as a video signal, a clock signal creation unit 158 which creates a clock signal of a high clock frequency as a dummy video signal, a selector 159 which selects either of the video signal or the clock signal, and a setting means which makes the selector 159 select the clock signal output in a test mode.例文帳に追加

本発明の集積回路装置は、画データをビデオ信号として出力するビデオ信号生成部１５７と、クロック周波数の高いクロック信号をダミービデオ信号として生成するクロック信号生成部１５８と、前記ビデオ信号または前記クロック信号のいずれかを選択するセレクタ１５９と、テストモード時にセレクタ１５９に前記クロック信号の出力を選択させる設定手段と、を具備した。 - 特許庁

Especially, the correction means is constituted of a clock signal measurement means for measuring the frequency of the outputted clock signal, a comparison and discrimination means for performing comparison and discrimination between a measurement result by this clock signal measurement means and a predetermined management range, and an output control means for outputting a preset clock signal as a clock signal based on the result of the discrimination by this comparison and discrimination means.例文帳に追加

特に、補正手段を、出力したクロック信号の周波数を計測するクロック信号計測手段と、このクロック信号計測手段での計測結果に対して所定の管理範囲との比較判別を行なう比較判別手段と、この比較判別手段での判定結果に基づいてクロック信号として予め設定したクロック信号を出力する出力制御手段とから構成する。 - 特許庁

An apparatus includes a VCXO, a memory for storing a reference frequency and a reference level as a voltage level for causing the VCXO to generate a clock having the reference frequency, and a D/A converter control unit and a D/A converter which generate the clock having the required frequency by applying the reference frequency stored in the memory and a voltage determined with reference to the reference level to the VCXO.例文帳に追加

ＶＣＸＯと、基準周波数とこの基準周波数のクロックをＶＣＸＯに発生させる電圧のレベルである基準レベルとを記憶するメモリと、必要な周波数のクロックを、メモリに記憶されている基準周波数および基準レベルを基準に求められる電圧をＶＣＸＯに与えて発生させるＤ／Ａコンバータ制御部およびＤ／Ａコンバータと、を有する装置において、下記の処理を行う。 - 特許庁

To provide a digital modulation circuit that selects the sampling frequency of a digital/analog(D/A) converter, asynchronously with and different from a sampling frequency of a digital signal processor(DSP) of the digital modulation circuit with a standardized symbol frequency and an outputs a modulation wave with a desired symbol frequency, without causing timing deviation of a data clock.例文帳に追加

規準化されたシンボル周波数をもつディジタル変調回路のＤＳＰ内のサンプリング周波数に対し、Ｄ／Ａ変換器のサンプリング周波数を非同期の異なる周波数にし、データクロックのタイミングずれが発生することなく、所望のシンボル周波数の変調波を出力するディジタル変調回路を提供する。 - 特許庁

In order that every optical frequency carriers in the photonic network come into optical frequency synchronous state each other, the photonic network node has optical frequency reference synchronized with a high precision clock that can be commonly used, and a light source provided to an optical communication device synchronizes with the optical frequency reference for functioning.例文帳に追加

フォトニックネットワーク内のいかなる光周波数キャリアも互いに光周波数同期状態にするために、広く共通に利用可能な高精度クロックに同期した光周波数基準をフォトニックネットワークノードが装置として備え、当該光周波数基準に光通信装置に備えられた光源が同期して機能させる。 - 特許庁

The adjustment module 38 controls the clock frequency by a first frequency with a constant absolute value, when an error is greater than or equal to a threshold after a given period of time elapses or controls it by a second frequency whose absolute value is smaller than that of the first frequency when the error is less than the threshold.例文帳に追加

調節部３８は、所定の期間経過後、誤差がしきい値以上である場合に、絶対値を固定した第１の周波数によってクロック周波数を制御し、誤差がしきい値未満である場合に、第１の周波数の絶対値よりも絶対値の小さい第２の周波数によってクロック周波数を制御する。 - 特許庁

The frequency measurement circuit is provided with a frequency divider 9 tat frequency-divides the calibration clock, a counter 4 that counts clocks outputted from the oscillation section and is reset by an output of the frequency divider, a register 5 that latches a prescribed target count value, and a comparator 6 that compares the maximum count of the counter with the target count value.例文帳に追加

周波数計測回路は、校正クロックを分周する分周器９と、発振部の出力するクロックをカウントし、分周器の出力によりリセットされるカウンタ４と、所定の目標カウント値を保持するレジスタ５と、カウンタの最大カウント値と目標カウント値とを比較する比較器６と、を備える。 - 特許庁

At least either the natural frequency of a structure or the response magnification of the natural frequency is measured by at least either an acceleration clock 1, a force sensor 16 and at least either one of a frequency response function calculating part 3, a natural frequency determining part 5 and a response magnification determining part 7.例文帳に追加

加速時計１、力センサ１６および周波数応答関数算出部３と、固有振動数判定部５および応答倍率判定部７の少なくともいずれか一方とにより、構造物の固有振動数およびこの固有振動数の応答倍率の少なくともいずれか一方を測定する。 - 特許庁

An adder 3 adds the in-phase-side signal after oversampling with the quadrature-side signal with one clock delayed, and a band pass filter 4 subjects the added signal to filter processing having raised cosine roll-off characteristics in which a frequency band with a predetermined width from the center of modulated frequency on a frequency axis is cut-off frequency.例文帳に追加

加算器３は、オーバーサンプリング後の同相側信号と１クロック分遅延した直交側信号とを加算し、バンドパスフィルタ４は、加算後の信号に対し、周波数軸上において変調周波数の中心から所定幅の周波数帯を遮断周波数としたレイズドコサイン・ロールオフ特性を有するフィルタ処理を行う。 - 特許庁

An AFC control section 32 calculates a frequency error that is an error between a frequency of a received signal and a frequency of a reference clock in the receiver A1 for each slot period on the basis of data stored in an AFC register 24 and counts number of times when the frequency error stays within a prescribed range in one frame.例文帳に追加

ＡＦＣ制御部３２は、ＡＦＣ用レジスタ２４に格納されているデータに基づいて、受信信号の周波数と受信装置Ａ１における基準クロックの周波数との誤差である周波数誤差をスロット期間ごとに算出し、その周波数誤差が１フレーム内で所定の範囲内にある回数をカウントする。 - 特許庁

The clock control means 52 determines whether the DMA transfer is being executed, controls the operating frequency to the operating frequency determined based on the idle ratio if the DMA transfer not in execution is determined, and controls the operating frequency to a predetermined frequency if the DMA transfer in execution is determined.例文帳に追加

クロック制御手段５２は、ＤＭＡ転送実行中であるか否かを判定し、ＤＭＡ転送実行中ではないと判定した場合には、動作周波数をアイドル率に基づき決定された動作周波数に制御し、ＤＭＡ転送実行中であると判定した場合には、動作周波数を所定の周波数に制御する。 - 特許庁

Since the reference clock signal 3 is low frequency, when the oscillated frequency of a voltage control oscillator 12 reaches the minimum of the input voltage to the oscillated frequency characteristics, a selection signal 7 is outputted by a frequency detector circuit 9 so that a selector circuit 8 may select a signal from flip-flop circuit 4.例文帳に追加

基準クロック信号３が低周波数のため、電圧制御発振器１２の発振周波数が入力電圧対発振周波数特性の下限に達した場合は、周波数検出回路９により、セレクタ回路８がフリップフロップ回路４からの信号を選択するようにセレクト信号７を出力する。 - 特許庁

In the case of the frequency spread profile of the center spread, a relation among a communication rate 'A (bit/s)' of a start/stop synchronizing type communicating means 3 and an oscillation frequency 'B (Hz)' of a crystal oscillator 4 and a frequency spread cycle 'C (clock)' of the frequency spread oscillator 1 satisfies B=A×C×n (n is a positive integer).例文帳に追加

センタ−スプレッドの周波数拡散プロファイルの場合、調歩同期式通信手段３の通信レート「Ａ（ｂｉｔ／ｓ）」と、水晶発振器４の発振周波数「Ｂ（Ｈｚ）」と、周波数拡散発振器１の周波数拡散周期「Ｃ（クロック）」との関係がＢ＝Ａ×Ｃ×ｎ（ｎは正の整数）を満足するようにする。 - 特許庁

In the pixel clock generator, a high frequency wave clock generation section 1 generates a high frequency wave clock, a first edge detection section 2 detects an input first synchronous signal, a second edge detection section 3 detects a second synchronous signal, and a comparison section 5 compares a time interval between the detected first synchronous signal and the second synchronous signal with a targeting value, and then outputs an error.例文帳に追加

画素クロック生成装置においては、高周波クロック生成部１が高周波クロックを生成し、第１エッジ検出部２が入力する第１の同期信号を検出し、第２エッジ検出部３が第２の同期信号を検出し、比較部５が検出された第１の同期信号および第２の同期信号間の時間間隔と目標値とを比較して誤差を出力する。 - 特許庁

At this time, set values of repetition units of a frequency-divided waveform for a reference clock are switched corresponding to horizontal positions and frequency division outputs of different timing are put together by using the inverted clock of the reference clock to perform more detailed expansion and compression while the temporary storage device such as a memory and circuit constitution for arithmetic processing are reduced.例文帳に追加

このときに基準クロックに対する分周波形の繰り返し単位の設定値を水平位置に対応して切替えるとともに、基準クロックの反転クロックを用いて異なるタイミングの分周出力を合成することで、より決めの細かい伸縮を行うことをメモリ等の一時記憶装置や演算処理する回路構成を削減した構成で実現できる。 - 特許庁

For a clock and data sent from the transit side (transmission circuit 41), a low-pass filter 31 at the receive side (reception circuit 21) removes only high frequency components superposed on the clock among superposed high frequency components on a clock-synchronized signal line 20, and a waveform shaping buffer circuit 32 shapes the waveform to supply them to a flip flop 36 to be fed with the data.例文帳に追加

送信側（送信回路４１）から送信されたクロック及びデータに対して、クロック同期式の信号ライン２０で重畳した高周波成分のうち、クロックに重畳している高周波成分のみ、受信側（受信回路２１）のローパスフィルタ３１で除去すると共に、波形整形バッファ回路３２で波形整形して、データが供給されるフリップフロップ３６に供給する。 - 特許庁

A control circuit 23 sets the frequency of a clock RCK for the line buffer read of a digital video signal DATA stored in a first line buffer to 1/n (n>1) of the frequency of a start clock S_-CK serving as a transfer clock to the display portion 10 of the digital video signal DATA stored in the first line buffer 21 in a horizontal scanning period.例文帳に追加

コントロール回路２３は、ある１水平走査期間において、第１ラインバッファに格納されたデジタルビデオ信号ＤＡＴＡのラインバッファリード用クロックＲＣＫの周波数を、該第１ラインバッファ２１に格納されたデジタルビデオ信号ＤＡＴＡの表示部１０への転送クロックとしてのスタートクロックＳ＿ＣＫの周波数のｎ（ｎ＞１）分の１になるように設定する。 - 特許庁

The frequency controller is provided with a generating means for generating a clock signal on the basis of a signal read from a rotating optical disk, a detecting means for detecting a drift amount of the clock signal generated by the generating means, and a correcting means for correcting the frequency of the clock signal on the basis of the drift amount detected by the detecting means.例文帳に追加

周波数制御装置は、回転する光ディスクから読み取られた信号に基づきクロック信号を生成する生成手段と、前記生成手段により生成されたクロック信号のドリフト量を検出する検出手段と、前記検出手段により検出されたドリフト量に基づき前記クロック信号の周波数を補正する補正手段とを備えている。 - 特許庁

The control circuit is yet further provided with a chip clock for alternately executing measuring of the reverse EMF from the VCM and supplying of the driving current of a random frequency within a frequency range centering on a median frequency to the VCM.例文帳に追加

制御回路は、さらに、前記ＶＣＭからの前記逆ＥＭＦを測定することと、中央値周波数を中心とする周波数の範囲内のランダム周波数の前記駆動電流を前記ＶＣＭに供給することとを交互に行うためのチョップ・クロックを含む。 - 特許庁

To quickly determine an optimum receiving frequency and to switch a frequency of received radio waves to the optimum receiving frequency in a radio wave clock receiving radio waves with a plurality of different frequencies, that is, in a time data receiving device.例文帳に追加

複数の異なる周波数の電波を受信する電波時計即ち時刻データ受信装置において、最適な受信周波数の判定を迅速に行うとともに、受信する電波の周波数を、直ちにこの最適な受信周波数に切り替えることである。 - 特許庁

To eliminate a special clock oscillator used when a frame frequency of an image pickup device is changed to a frame frequency different from a frame frequency of an NTSC system, and to minimize an influence of generated comb noise in an image pickup apparatus for the NTSC system.例文帳に追加

ＮＴＳＣ方式対応の撮像装置において、撮像素子のフレーム周波数をＮＴＳＣ方式のフレーム周波数から外したフレーム周波数とする際に、そのための特別のクロック発振器を不要とし、また、コムノイズ発生の影響を最小限にする。 - 特許庁

This driving device is equipped with a reference pulse signal group constituted by frequency-dividing plural clock signal groups having different frequency in a different frequency division ratio and a selection means for selecting one reference pulse signal from the reference pulse signal group with the switching of the processing speed of the image forming device.例文帳に追加

周波数の異なる複数のクロック信号群を異なる分周比で分周してなる基準パルス信号群と、画像形成装置のプロセス速度の切り替えとともに、基準パルス信号群から一つの基準パルス信号を選択する選択手段とを備えた。 - 特許庁

When the frequency division request signal GREQ to raise the frequency of clock signal CLK is given, the frequency division request signal GREQ is immediately selected in the selector 34, and the access cycle number ACC read from the table 35 is immediately increased.例文帳に追加

クロック信号ＣＬＫの周波数を上げるような分周要求信号ＧＲＥＱが与えられたときには、セレクタ３４では直ちに分周要求信号ＧＲＥＱが選択され、テーブル３５から読み出されるアクセスサイクル数ＡＣＣが直ちに増加する。 - 特許庁

In this clock generation system, frequency division ratios are dispersed to frequency dividers of the respective PLL circuits and the frequency division ratios of the respective PLL circuits are so set that S/N's of at least the 2nd and succeeding PLL circuits are not determined by the S/N of the noise floor.例文帳に追加

このクロック生成システムで、各ＰＬＬ回路の分周器に分周率を分散させ、複数のＰＬＬ回路の各々の分周率を、少なくとも２段目以降のＰＬＬ回路のＳ／ＮがノイズフロアのＳ／Ｎで決定されない分周率に、設定する。 - 特許庁

The counter 232 generates a charge pump driving pulse CP by dividing down the data clock CLK at the reference frequency division number assigned by the data fCP if the data HGRES [7:7] is [0] and at the frequency division number 7 twice the reference frequency division number assigned by the data fCP if the data is [1], respectively.例文帳に追加

カウンタ２３２は、データＨＧＲＥＳ［７：７］が「０」ならば、データｆＣＰで指定される基準分周数で、「１」ならば基準分周数の２倍の分周数で、それぞれデータクロックＣＬＫを分周してチャージポンプ駆動パルスＣＰを生成する。 - 特許庁

The frequency deviation detection section 31 uses the known QPSK signal and a clock fed from a portable station oscillator 24 via a portable station PLL section 23 to detect a frequency deviation in a signal outputted from the portable station oscillator 24 and dives the frequency deviation to an integrator 30.例文帳に追加

周波数ズレ検出部３１は既知のＱＰＳＫ信号及び移動局発振器２４から移動局ＰＬＬ部２３を介して送られてくるクロックを用いて移動局発振器２４の周波数ズレを検出し、周波数ズレを積分器３０に送る。 - 特許庁

Since the pattern of the dither signal is changed by a frequency of 1/16-1/8 of the frequency of an operation clock, the frequency of a noise component by the dither signal is lowered and the signal and the dither signal component can easily be separated at a post-stage.例文帳に追加

ディザ信号を動作クロックの周波数の１／１６〜１／８の周波数でそのパターンを変化させるものとしてあるため、ディザ信号によるノイズ成分の周波数が低下し、後段において信号とディザ信号成分との分離を容易にすることが可能となる。 - 特許庁

When a frequency division request signal GREG to reduce the frequency of the clock signal CLK is given, GREQ becomes larger than GEAR both comparison result signals CP1 and CP2 becomes "L" and the frequency division set signal GEAR is successively selected in a selector 34.例文帳に追加

クロック信号ＣＬＫの周波数を下げるような分周要求信号ＧＲＥＱが与えられると、ＧＲＥＱ＞ＧＥＡＲとなって比較結果信号ＣＰ１，ＣＰ２は共に“Ｌ”となり、セレクタ３４では、分周設定信号ＧＥＡＲが引き続いて選択される。 - 特許庁

Frequency detecting circuits 12-20 compare the frequencies of the clock signals CLK12-CLK20 with a preliminarily set reference frequency fST, and when the frequencies are higher than the reference frequency fST, set the levels of detection signals C10-C18 so as to be H, and set them so as to be L in the other case.例文帳に追加

周波数検知回路12〜20では、クロック信号CLK12 〜CLK20の周波数と予め設定された基準周波数fST と比較し、その周波数が基準周波数fST より高い場合には検知信号C10 〜C18 のレベルをＨに設定し低い場合にはＬに設定する。 - 特許庁

This processor 10 is operated at frequency corresponding to a frequency control signal by sending out the frequency control signal to a clock generator 20, and is operated at voltage corresponding to a voltage request signal by sending out the voltage request signal to a power circuit 30.例文帳に追加

クロック発振器２０に周波数制御信号を発し、その周波数制御信号に応じた周波数で動作するとともに、電源回路３０に電圧要求信号を発し、その電圧要求信号に応じた電圧で動作するプロセッサ１０である。 - 特許庁

To cope with frequency variations without causing discontinuity even when the frequency of external clock signals is changed over the frequency bands of plural voltage controlled oscillation circuits.例文帳に追加

本発明は、外部クロック信号の周波数が複数の電圧制御発振回路の周波数帯をまたいで変化する場合にも不連続が生じることなく対応することができるＰＬＬ回路、電圧制御発振器及び半導体集積回路を提供することを目的とする。 - 特許庁

To provide an image reduction device reducing an image of a video signal adopting a progressive scanning system that decreases the power consumption by employing a decreased clock frequency.例文帳に追加

順次走査方式の映像信号を画像縮小する画像縮小装置において、クロック周波数を下げることにより、消費電力を低減すること。 - 特許庁

To solve the problem that sound breaks of audio data or noise occurs when a frequency of a master clock of a data transmission device is shifted from that of a data reception device.例文帳に追加

データ送信装置のマスタークロックの周波数とデータ受信装置のマスタークロックの周波数がずれるとオーディオデータの音途切れやノイズが発生する。 - 特許庁

More particularly, embodiments of the invention relate to a technique to control the operating voltage of the processor as a function of the processor's bus and/or core clock frequency.例文帳に追加

より具体的には、プロセッサの動作電圧をプロセッサのバスおよび／あるいはコアクロック周波数の１つの関数として制御するための１つの手法に関する。 - 特許庁