「fail the test」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The memory test device 1 includes: a fail memory FM which stores fail information; and a line fail counter CM which counts the number of fails for each line by using the fail information.例文帳に追加

メモリ試験装置１は、フェイル情報を記憶するフェイルメモリＦＭと、フェイル情報を用いてライン毎のフェイル数を計数するラインフェイル計数装置ＣＭとを備える。 - 特許庁

If you perform a Test Run on one of the Test Scenarios before having added the JBI module or deployed the project, the test run will fail. 例文帳に追加

JBI モジュールを追加する前、またはプロジェクトを配備する前にテストシナリオの 1 つをテスト実行すると、テストは失敗します。 - NetBeans

In other words, when the candidate fails in the test, the candidate tends to fail in the prime number judgment on one base.例文帳に追加

言い換えると、不合格の場合には、１つの底における素数判定で不合格となる傾向がある。 - 特許庁

If the values do not compare equal, the test will fail with the explanation given by msg, or None.例文帳に追加

exprが等しくない場合、テスト失敗を通知します。 エラー内容はmsgに指定された値か、またはNoneとなります。 - Python

If the values do compare equal, the test will fail with the explanation given by msg, or None.例文帳に追加

exprが等しい場合、テスト失敗を通知します。 エラー内容はmsgに指定された値か、またはNoneとなります。 - Python

This semiconductor test system comprises a pattern memory storing the pattern data for generating a test pattern for a DUT(device under test) test, a DUT output signal evaluating means comparing an output signal with an expected signal and generating fail data when a noncoincidence occurs, the data fail memory storing the fail data caused by the noncoincidence, and a compressing means compressing the fail data.例文帳に追加

ＤＵＴテスト用のテストパターンを生成するためのパターンデータを格納するパターンメモリと、出力信号と期待信号を比較し、不一致があった場合にフェイルデータを発生するＤＵＴ出力信号の評価手段と、不一致に起因するフェイルデータを格納するデータフェイルメモリと、フェイルデータを圧縮する圧縮手段とにより構成される。 - 特許庁

this variable will contains an error message, if check fail string $name Name of the package to test 例文帳に追加

チェックに失敗した場合に、この変数にエラーメッセージが含まれます。 string$name 調べるパッケージの名前。 - PEAR

An algorithm identifying part 237 identifies the algorithm of the memory test on the basis of the test result obtained by the FAIL information analysis part 230.例文帳に追加

アルゴリズム特定部２３７は、ＦＡＩＬ情報解析部２３０によって取得された試験結果に基づいてメモリ試験のアルゴリズムを特定する。 - 特許庁

The test circuit, when it obtains the differences on the basis of pieces of fail-information sequentially obtained with the wrong-determination result when holding the specific fail-information as a base point, sequentially adds the following differences to the specific fail-information to restore the subsequent pieces of fail-information.例文帳に追加

テスト回路は、前記特定のフェイル情報を保持した時の否の判定結果を基点に順次得られるフェイル情報に基づいて差分を取得する場合、前記特定のフェイル情報に順次後続の差分を加算して後続のフェイル情報を復元する。 - 特許庁

To provide a lever type indentation test machine having a wide test force range for preventing measurement error caused by vibration from the outside without fail.例文帳に追加

外部からの振動に起因する計測誤差を確実に防止でき、試験力範囲の広いレバー型の押込み試験機を提供する。 - 特許庁

In a semiconductor test device provided with a fail memory storing defect information of a semiconductor memory to be tested having a spare column memory and a spare row memory, the fail memory has such constitution that the memory is divided into a fail memory 110 for semiconductor memory, a fail memory 120 for spare column, a fail memory 130 for spare row, and a fail memory 140 for spare intersection.例文帳に追加

スペアコラムメモリ及びスペアロウメモリを有する被試験半導体メモリの不良情報を記憶するフェイルメモリを備えた半導体試験装置において、上記フェイルメモリを、半導体メモリ用フェイルメモリ１１０、スペアコラム用フェイルメモリ１２０、スペアロウ用フェイルメモリ１３０及びスペア交差用フェイルメモリ１４０に分割した構成とする。 - 特許庁

By the semiconductor test device 100, a status memory 111 is referred to, and a fail memory storing no fail information on the previous test, is selected, and the fail information on the previous and present tests are ORed and stored to the same address as that of DUT.例文帳に追加

半導体試験装置１００は、状態メモリ１１１を参照して前回の試験におけるフェイル情報を記憶していないフェイルメモリを選択し、前回および現在の試験におけるフェイル情報のＯＲをとってＤＵＴと同一のアドレスに記憶させる。 - 特許庁

A semiconductor test device has two fail memories 203, 204 and two analysis memories 107, 108, fail information are accumulated alternately in the analysis memories 107, 108 for each test through an OR circuit 105 from the fail memories 103, 104.例文帳に追加

半導体試験装置は、２面のフェイルメモリ２０３，２０４とともに２面の解析メモリ１０７，１０８を持ち、フェイルメモリ１０３，１０４から論理和回路１０５を通じて、毎回の試験ごとにフェイル情報を交互に解析メモリ１０７，１０８に累積して格納していく。 - 特許庁

Subsequently, the high speed fail memory system 4 is initialized and execution results of test #2 are written in and transferred to a low speed fail memory system 6 upon finishing execution of test #2.例文帳に追加

その後に、高速フェイルメモリシステム４は初期化され、試験＃２の実行結果が書込まれ、その実行結果を試験＃２の実行が終了した段階で低速フェイルメモリシステム６に転送する。 - 特許庁

The compressing means stores the fail data at a predetermined compression ratio by allocating a plurality of addresses of the pattern memory to the single address of the data fail memory in the execution of the first test and executes the second test without compression on only the group having a plurality of addresses of the pattern memory corresponding to the fail data stored in the data fail memory.例文帳に追加

その圧縮手段は、第１回目のテスト実行において、パターンメモリの複数のアドレスをデータフェイルメモリの単一アドレスに割り当てることにより、フェイルデータを、あらかじめ定めた圧縮比率で格納し、そのデータフェイルメモリに格納されたフェイルデータに対応するパターンメモリの複数のアドレスを有するグループのみについて、圧縮をすることなく、第２回目のテストを実行する。 - 特許庁

All the path-fail data of a plurality of memory circuits built in a system LSI are stored in the failure analysis memory for collecting the path-fail data in a semiconductor memory test device, and the path-fail data are read from the failure analysis memory in batch (step S22).例文帳に追加

半導体メモリのテスト装置内のパスフェイルデータ収集用不良解析メモリへ、システムＬＳＩに内蔵された複数のメモリ回路のパスフェイルデータをすべて格納し、その不良解析メモリから一括してパスフェイルデータを読み出す（ステップＳ２２）。 - 特許庁

To solve a problem that, in a semiconductor memory test device that performs a test of a semiconductor memory divided into a plurality of regions, as fail information of each region is dispersed in a plurality of storage areas and stored in a fail memory, it is necessary to search a fail memory a plurality of times to obtain the number of fails of all regions, which makes a test time longer.例文帳に追加

複数の領域に分割された半導体メモリの試験を行う半導体メモリ試験装置において、各領域のフェイル情報が複数の記憶領域に分散してフェイルメモリに保存されていたので、全領域のフェイル数を得るためには複数回フェイルメモリをサーチしなければならず、試験時間が長くなってしまうという課題を解決する。 - 特許庁

The IC tester is characteristically constituted of: a memory for storing the test program composed of pass test and fail test; and performing means for controlling the testing part by performing either all of the test program or performing the pass test.例文帳に追加

本装置は、パステストとフェイルテストからなるテストプログラムを記憶する記憶部と、この記憶部のテストプログラムの全実行またはパステストのどちらかを実行し、試験部を制御する実行手段とを備えたことを特徴とする装置である。 - 特許庁

In this situation, if you run the test case when there is already a running process instance initiated by the same test case,the second process instance will not be initiated and the test will fail.例文帳に追加

この状況で、同じテストケースによって開始された実行中のプロセスインスタンスがすでにあるときにテストケースを実行した場合、2 番目のプロセスインスタンスは開始されず、テストは失敗します。 - NetBeans

Improvement is added on the memory testing device which stores test results of the memory to be tested in a fail memory and counts the number of fails of the fail memory.例文帳に追加

本発明は、被試験メモリの試験結果をフェイルメモリに格納し、このフェイルメモリのフェイル数をカウントするメモリ試験装置に改良を加えたものである。 - 特許庁

If a failure occurs during a test, fail data are written to the block of the defective block memory 130 to which the address where the failure occurs belongs.例文帳に追加

試験中にフェイルが発生するごとに、フェイルが発生したアドレスが属する不良ブロックメモリのブロックにフェイルデータを書き込む。 - 特許庁

A calculation processing part 240 creates a fail bit map on the basis of the test result and the calculation expression selected by the calculation expression selection part 238.例文帳に追加

計算処理部２４０は、試験結果と、計算式選択部２３８によって選択された計算式と、に基づいてフェイルビットマップを作成する。 - 特許庁

The binary signal S04 is compared with an expected value on the side of the LSI tester so as to judge to pass or fail the test.例文帳に追加

この２値信号Ｓ０４はＬＳＩテスター側で期待値と比較され、パス／フェイルが判定される。 - 特許庁

A memory tester 101 informs size of DUT to an analysis server 104 after the end of test (step S301), and performs buffering of fail bit data stored in a fail memory and extraction of fail information (step S302).例文帳に追加

メモリテスタ１０１は、試験終了後にＤＵＴのサイズを解析サーバ１０４に通知し（ステップＳ３０１）、フェイルメモリに記憶されたフェイルビットデータのバッファリング及びフェイル情報の抽出を行う（ステップＳ３０２）。 - 特許庁

To provide a semiconductor test device, reducing entire test time and also obtaining the fail count for every test.例文帳に追加

全体的な試験時間を短縮することが可能であると共に、試験の各回数ごとのフェイルカウントを把握することが可能な半導体試験装置を提供する。 - 特許庁

To provide a test device and a test method for semiconductor memory, in which capacity of fail memories required for relieving analysis of a semiconductor memory is reduced and of which the test cost is reduced.例文帳に追加

半導体メモリの救済解析に必要とされるフェイルメモリの容量を削減し、半導体メモリの試験コストを低減することができる半導体メモリの試験装置及び試験方法を提供する。 - 特許庁

A comparing circuit 112 simultaneously reads stored contents of the analysis memories 107, 108 for each test, fail information for its difference is output to a fail address obtaining circuit 109.例文帳に追加

比較回路１１２は、毎回の試験ごとに解析メモリ１０７，１０８の記憶内容を同時に読み出し、その差分のフェイル情報をフェイルアドレス取得回路１０９に出力する。 - 特許庁

A path address luminous image 22 and a fail address luminous image 26 are made, based on the IddQ fail information obtained by performing an IddQ test.例文帳に追加

ＩｄｄＱテストを行うことにより得られるＩｄｄＱフェイル情報に基づいて、パスアドレス発光画像２２とフェイルアドレス発光画像２６とを作成する。 - 特許庁

A memory test system is disclosed in which easy function tests are carried out once or twice first to obtain fail bit data, and an OR calculation result of the obtained fail bit data is stored in a buffer memory B108.例文帳に追加

メモリテストシステムは、最初に１〜２回のイージーファンクションテストを行って、得られたフェイルビットデータのＯＲ演算結果をバッファメモリＢ１０８に記憶しておく。 - 特許庁

this variable will contains an error message, if check fail string $name Name of the extension to test 例文帳に追加

チェックに失敗した場合に、この変数にエラーメッセージが含まれます。 string$name 調べる拡張モジュールの名前。 - PEAR

To provide a semiconductor device capable of reducing the storage area of a test circuit necessary for storing fail-information.例文帳に追加

フェイル情報を格納するのに必要なテスト回路の記憶領域を縮小することができる半導体装置を提供する。 - 特許庁

To provide a semiconductor tester capable of reducing the test time for testing pass/fail of multi-value output.例文帳に追加

この発明は、多値出力のパス／フェールを試験する試験時間を短縮した半導体試験装置を提供することを課題とする。 - 特許庁

A semiconductor test device 100 determines pass/fail by applying a test signal from a data generator 12 to a DUT 40 and comparing the output signal and an expected value at a comparator 51, and improves testing efficiency by performing burst transfer of the fail data obtained at this time to a collection memory 18.例文帳に追加

半導体試験装置１００は、データジェネレータ１２からＤＵＴ４０に対して試験信号を印加し、その出力信号と期待値とをコンパレータ５１で比較してパス／フェイルを判定するが、このとき得られるフェイルデータを収集メモリ１８にバースト転送して試験効率を向上する。 - 特許庁

To provide a probe test device and its method which can easily analyze a main cause of fail bit by obtaining information of fail bit for each step in which a different test pattern is given to a semiconductor device such as a semiconductor memory and the like.例文帳に追加

半導体メモリ等の半導体装置に対して異なるテストパターンを与えるステップ毎にフェイルビットの情報を取得し、フェイルビットになった要因を容易に解析できるようにしたプローブテスト装置およびその方法を提供することにある。 - 特許庁

In the test circuit for determining right/wrong of information obtained by a memory access, specific fail-information among pieces of sequentially obtained fail-information in accordance with a wrong-determination result is held in a first storage section (51), and differences in serial two pieces of fail-information sequentially continuing from the specific fail-information are held in a second storage section (61).例文帳に追加

メモリアクセスによって得られる情報の正否を判定するテスト回路に、否の判定結果に応じて順次得られるフェイル情報の内の特定のフェイル情報を第１記憶部（５１）に保持させ、前記特定のフェイル情報に順次連続する前後のフェイル情報の差分を第２記憶部（６１）に保持させる。 - 特許庁

This device is provided with a test pattern generating section generating a test pattern consisting of plural steps, a test pattern applying section, a test deciding section, an address conversion section, and plural expansion fail memory section storing pass/fail map information consisting of plural steps converted by the address conversion section distributing for each step.例文帳に追加

本発明は、複数のステップからなるテストパターンを生成するテストパターン生成部と、テストパターン印加部と、テスト判定部と、アドレス変換部と、該アドレス変換部で変換された複数のステップからなるパス／フェイルマップ情報をステップ毎に振り分けて記憶する複数の拡張フェイルメモリ部とを備えたことを特徴とする。 - 特許庁

In this image (click the image to see a larger image) you can see that the project failed one of the tests.The testTimeout method took too long to complete and the test thread was interrupted, causing that test to fail.例文帳に追加

この画像 (クリックして大きい画像を表示) では、プロジェクトがテストの 1 つに失敗したことがわかります。 testTimeout メソッドの完了に時間がかかりすぎ、テストスレッドが中断されたため、テストが失敗しました。 - NetBeans

The memory test system is equipped with a memory testing device 10 having the fail memory 15 for storing a test result of the memory to be tested and a controller 1 for controlling the memory testing device 10.例文帳に追加

メモリ試験システムは、被試験メモリの試験結果を格納するフェイルメモリ１５を有するメモリ試験装置１０と、メモリ試験装置１０を制御する制御装置１とを備える。 - 特許庁

The test apparatus main unit 10 makes a pass-fail determination while gradually changing a timing and a voltage of a test signal to be applied to the DUT 30, and can acquire its determination result (shmoo data).例文帳に追加

試験装置本体１０は、ＤＵＴ３０に印加する試験信号の電圧とタイミングとを段階的に変化させつつパス・フェイルを判定し、その判定結果（シュムデータ）を取得可能である。 - 特許庁

To provide a sensory test device and a sensory test method, which can set an optimum pass/fail determination criterion with the small number of learning samples.例文帳に追加

少ない学習用のサンプルで最適な良否判定基準を定めることを可能とした官能検査装置及び方法を提供することを目的とする。 - 特許庁

And in the disk test apparatus 10, when test results of the error rate and the side erase performed under these conditions are NG(fail), the format conditions are relaxed and new format conditions are set to the disk apparatus 20, and the test is performed again under these relaxed format conditions.例文帳に追加

そして、ディスク試験装置１０は、かかるフォーマット条件下で実施したエラーレートやサイドイレーズの試験結果がＮＧであった場合には、フォーマット条件を緩和してディスク装置２０に新たなフォーマット条件を設定し、この緩和されたフォーマット条件下で試験を再び実施する。 - 特許庁

After that, when the real fail bit data obtained by the normal test are copied to a buffer memory A106, an XOR calculation with predictive fail bit data of the buffer memory B108 is carried out and the result is copied to the buffer memory A106.例文帳に追加

以降、通常のテストで得られた実フェイルビットデータをバッファメモリＡ１０６にコピーすると、バッファメモリＢ１０８の予測フェイルビットデータとのＸＯＲ演算を行い、その結果をバッファメモリＡ１０６にコピーする。 - 特許庁

The tester processor 10 skips an actual pass decision and an actual fail decision which correspond to the pass value and the fail value, it calculates a next measuring position, and it executes an AC parametric test using a binary search method with reference to a DUT 100.例文帳に追加

テスタプロセッサ１０は、これらのパス値およびフェイル値に対応する実際のパス判定、フェイル判定をスキップして、次の測定位置を計算して、ＤＵＴ１００に対するバイナリサーチ法を用いたＡＣパラメトリック試験を実施する。 - 特許庁

In the failure analysis of the semiconductor device (DUT) 3, the inspection device counts the number of inputs of a pass signal or a fail signal of the semiconductor device (DUT) 3 in a user's specified period, and displays the pass rate or fail rate of the semiconductor device (DUT) 3 to the counting number of a test start signal Sts or test completion signal Ste.例文帳に追加

半導体デバイス（ＤＵＴ）３の故障解析では、ユーザの指定期間内で半導体デバイス（ＤＵＴ）３のパス信号或いはフェイル信号が何回入力されたかをカウントし、テスト開始信号Ｓｔｓ或いはテスト終了信号Ｓｔｅのカウント数に対する半導体デバイス（ＤＵＴ）３のパス率或いはフェイル率として表示する。 - 特許庁

A BIST circuit comprises: an address and control signal generator generating an address and a control signal responding to the control of a BIST controller; a test data generator generating test data; and a fail detector determining whether data outputted from the same address of the memory are the same mutually or not and detecting the propriety of the fail of a memory.例文帳に追加

ＢＩＳＴ回路はＢＩＳＴコントローラの制御に応答してアドレスおよび制御信号を発生するアドレスおよび制御信号発生器と、テストデータを発生するテストデータ発生器と、メモリの同一のアドレス領域から出力されたデータが互いに同一であるか否かを判断してメモリのフェイルの可否を検出するフェイル検出器とを含む。 - 特許庁