「input array」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

A light emitting body array 101 comprising plural light emitting elements 2 disposed in a column direction is connected to a position shift means 102, and its control part 103 is composed of a CPU 104, a ROW 105, a RAM 106, and an input/output port 107.例文帳に追加

複数の発光素子２を並び列に配列した発光体アレイ１０１を、位置シフト手段１０２に連結し、それらの制御部１０３はＣＰＵ１０４，ＲＯＭ１０５，ＲＡＭ１０６，入出力ポート１０７で構成する。 - 特許庁

Efficient mounting is achieved by providing multiple paths in a predetermined direction as one of paths between input/output means of a processor array in accordance with a data processing flow.例文帳に追加

プロセッサアレイにおける入出力制御手段間の経路の内少なくともひとつを、データ処理フローに合せて、所定の方向に多重に持たせることで、効率よく実装することが可能となる。 - 特許庁

Each waveguide in the input channel waveguide 13 and in the array waveguide 15 consists of a single mode waveguide, while the waveguide of an output channel waveguide 20 consists of a multimode waveguide.例文帳に追加

入力チャネル導波路１３とアレイ導波路１５の各導波路は、シングルモード型導波路で構成されているとともに、出力チャネル導波路２０は、マルチモード型導波路で構成されている。 - 特許庁

To provide a control device allowing a control device for controlling the data input and output to a plurality of storage devices such as disc array devices without performing a logic format in initial introduction.例文帳に追加

デイスクアレイ装置などの複数の記憶デバイスに対するデータ入出力を制御する制御装置を、初期導入時などにおける論理フォーマットをすることなく利用可能とする制御装置を提供。 - 特許庁

In one array waveguide grating chip 10, two AWG (Arrayed Waveguide Grating) circuits 30 and 40 having input waveguides 31_1 to 31_3 and output waveguides 33_1 to 33_n are formed, respectively.例文帳に追加

アレイ導波路格子チップ１０では、入力導波路３１_１〜３１_３と出力導波路３３_１〜３３_ｎとをそれぞれ有するＡＷＧ回路３０、４０が１チップに２回路形成されている。 - 特許庁

The use efficiency of the cache memory in the disk array device is enhanced by calculating response time of Login Response in an input/output processing and automatically switching systems of the data transfer to the host computers.例文帳に追加

入出力処理におけるLogin Responseの応答時間を算出してホストコンピュータに対するデータ転送の方式を自動的に切り替えることで、ディスクアレイ装置内のキャッシュメモリの利用効率を向上させる。 - 特許庁

This array processor 1 is formed with a conceptual three-dimensional arrangement state using processing elements PE, and input terminals and output terminals of the respective processing elements PE are connected in a torus form.例文帳に追加

アレイプロセッサ１は、プロセッシングエレメントＰＥによる概念的な三次元配置状態により形成され、各プロセッシングエレメントＰＥの入力端子と出力端子とはそれぞれトーラス状に接続されている。 - 特許庁

A spectroscope of the spectral characteristic measuring part comprises a first slab waveguide, an array waveguide and a second waveguide in this order from the optical input side, and a channel of the subject is disposed inside the first waveguide.例文帳に追加

分光特性測定部の分光器は、光入力側から順に、第１スラブ導波路、アレイ導波路、および第２スラブ導波路を有し、第１スラブ導波路中に、検体の流路を設ける。 - 特許庁

The equiphase multi-phase clock signal generator circuit converts an input clock signal into half-frequency-divided complementary clock signals and inputs the frequency-divided complementary clock signals in a complementary voltage-controlled delay element array.例文帳に追加

本発明の等位相多相クロック信号発生回路では，入力クロック信号を２分周した相補クロック信号に変換した後に相補型の電圧制御ディレイ素子列に入力する。 - 特許庁

In the microphone input signal processing section, a delay sum of signals from a microphone array is computed, further, internal delay compensation processing is performed upon the inputted signal, and it is then outputted to the adjacent acoustic unit.例文帳に追加

マイク入力信号処理部では、入力された信号にマイクアレイからの信号の遅延和を計算し、さらに内部遅延補償処理を行った上で、当該隣接する音響ユニットに出力する。 - 特許庁

The light from the input fiber 610 is reflected repeatedly by a reverse reflector 602 between the mirror array 608 and fibers and then deflected selectively to the output fiber 612 or 614.例文帳に追加

入力ファイバー６１０からの光は、ミラーアレイ６０８とファイバー間の逆反射器６０２により繰り返し反射されることによって、出力ファイバー６１２、６１４に選択的に偏向される。 - 特許庁

To provide an integrated circuit memory device which maintains a high integration degree and includes a sensing amplifier array having a layout constituted so that a larger pitch may be supported between mutually adjacent input/output lines.例文帳に追加

本発明の集積回路メモリ装置は、高い集積度を維持し、隣接した入出力ラインの間にさらに大きいピッチを支援するように構成されたレイアウトを有する感知増幅器アレイを含む。 - 特許庁

The control circuit 20 switch-controls the first switch array section SAR1 of the first D/A conversion section DAC1 to dynamically change the allocation of capacitors for bits of input digital data.例文帳に追加

制御回路２０は、入力デジタルデータの各ビットに対するキャパシターの割り当てを動的に変化させるスイッチ制御を第１のＤ／Ａ変換部ＤＡＣ１の第１のスイッチアレイ部ＳＡＲ１に対して行う。 - 特許庁

The adaptive array antenna controlling equipment adaptively controls a weighting factor on the basis of digital signals outputted from an ADC that receives weighted and synthesized analog signals as input signals.例文帳に追加

本発明による適応アレーアンテナ制御装置は、重み付け合成後のアナログ受信信号を入力信号とするＡＤＣから出力されるディジタル信号に基づいて、重み係数を適応制御する。 - 特許庁

The control circuit 20 switch-controls the switch array section 51 to dynamically change the allocation of the first type capacitors 1C and the second type capacitors 3C for bits of the input digital data.例文帳に追加

制御回路２０は、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃと第２型キャパシター３Ｃの割り当てを動的に変化させるスイッチ制御をスイッチアレイ部５１に対して行う。 - 特許庁

The element looks like a normal HTML input text element that at every keypressed javascript event, searches the array of options for a match and autocompletes the text in case of match. 例文帳に追加

この要素は通常の HTML テキスト入力要素と似ていますが、キーが押されるたびに javascript のイベントが起動し、もし入力内容とオプションの配列が一致すればその内容を自動的に補完します。 - PEAR

Input/output terminal electrodes 42 are provided while cutting the external conductors 36 partially and leaving them in island shapes so that they are capacitively coupled with the internal conductors 34 on both end sides in the array direction.例文帳に追加

一列方向の両端側の内導体３４、３４にそれぞれ容量結合するように外導体３６、３６を一部切り欠いて島状に残して入出力端子電極４２、４２を設ける。 - 特許庁

Input/output terminal electrodes 42 and 42 are provided by cutting external conductors 36 and 36 partially and leaving them in island shapes so that they are capacitively coupled with the internal conductors 34 and 34 on both the ends in the array direction.例文帳に追加

一列方向の両端側の内導体３４、３４にそれぞれ容量結合するように、外導体３６、３６を一部切り欠いて島状に残して入出力端子電極４２、４２を設ける。 - 特許庁

In an array waveguide diffraction grating (AWG) including input waveguides to the number of M and output waveguides to the number of N, the output waveguides are arranged so that each transmission wavelength has an interval of Δλ, and the input waveguides are arranged so that each transmission wavelength has an interval of Δλ+u.例文帳に追加

Ｍ本の入力導波路とＮ本の出力導波路を備えるアレイ導波路回折格子（ＡＷＧ）において、出力導波路は、各透過波長がΔλ間隔になるように配置されており、入力導波路は、各透過波長がΔλ＋ｕ間隔になるように配置される。 - 特許庁

For the input part 21a of the conductive member 21 formed on the input surface 20a of the wiring board 20, a bump electrode 17 provided on the output surface 15b of a PD array 15 in one and one correspondence with the conductive member 21 is connected to obtain a semiconductor device 5.例文帳に追加

この配線基板２０の入力面２０ａ上に形成された導電性部材２１の入力部２１ａに対し、ＰＤアレイ１５の出力面１５ｂ上に導電性部材２１に対して１対１に対応して設けられたバンプ電極１７を接続して、半導体装置５とする。 - 特許庁

For the input part 21a of the conductive member 21 formed on the input surface 20a of the wiring board 20, a bump electrode 17 provided on the output surface 15b of a PD array 15 in correspondence with the conductive member 21 is connected to obtain a semiconductor device 5.例文帳に追加

この配線基板２０の入力面２０ａ上に形成された導電性部材２１の入力部２１ａに対し、ＰＤアレイ１５の出力面１５ｂ上に導電性部材２１に対応して設けられたバンプ電極１７を接続して、半導体装置５とする。 - 特許庁

This semiconductor integrated circuit device is provided with a delay array 011 to input a clock and to generate plural clocks, a clock selecting circuit 026 to input the plural clocks and a control circuit 020 to select and control a clock to be outputted from the clock selecting circuit 026 from the plural clocks.例文帳に追加

クロックを入力し複数のクロックを発生する遅延アレイ０１１と、複数のクロックを入力するクロック選択回路０２６と、このクロック選択回路０２６から出力するクロックを複数のクロックから選択制御する制御回路０２０とを備えている。 - 特許庁

In this display device, a charge pump circuit 10 is arranged on an array substrate 101 and an output capacitance 15 to be connected between the output side of the circuit 10 and the ground (GND), and the input capacitance 16 of a clock input part are arranged at the outside of the substrate 101.例文帳に追加

チャージポンプ回路１０をアレイ基板１０１に配置するとともに、チャージポンプ回路１０の出力部とグランド（ＧＮＤ）との間に接続される出力側容量１５、並びにクロック入力部の入力側容量１６を、アレイ基板１０１の外に配置する。 - 特許庁

To provide a semiconductor memory, having a function with which read-out speed can be increased by equalizing input impedance of a main cell side seen from IV conversion circuits 2, 3 with input impedance of a reference cell side, in a semiconductor memory having plural cell arrays and one reference cell array.例文帳に追加

複数のセルアレイと１つのリファレンスセルアレイとを有する半導体記憶装置において、ＩＶ変換回路２、３から見えるメインセル側の入力インピーダンスとリファレンスセル側の入力インピーダンスを同一にして読み出しスピードの高速化を図る機能を有する半導体記憶装置を提供する。 - 特許庁

A bump electrode 17 provided on the output surface 15b of a PD array 15 in correspondence with the conductive material 21 is connected with the input 21a of the conductive member 21 formed on the input surface 20a of the wiring board 20, thus obtaining a semiconductor device 5.例文帳に追加

この配線基板２０の入力面２０ａ上に形成された導電性部材２１の入力部２１ａに対し、ＰＤアレイ１５の出力面１５ｂ上に導電性部材２１に対応して設けられたバンプ電極１７を接続して、半導体装置５とする。 - 特許庁

A channel waveguide array 3 having a plurality of channel waveguides different in length is provided on a substrate 1, an input-side fan- shaped slab waveguide 5 is connected to the input end, and an output-side fan- shaped slab waveguide 6 is connected to the output end.例文帳に追加

基板１上には、相互に長さの異なる複数のチャネル導波路を備えたチャネル導波路アレイ３は設けられており、その入力端には入力側扇型スラブ導波路５が結合され、出力端には出力側扇型スラブ導波路６が結合されている。 - 特許庁

The delay time of the driving signals for the first and the second array speakers are adjusted so that, as to the identical audio components of the input audio signals, the first and the second beam-shaped acoustic waves BM1, BM2 simultaneously arrive at the position to which sound images produced by the input audio signals are to be localized.例文帳に追加

第１および第２のアレースピーカを駆動する信号は、第１および第２のビーム状音波ＢＭ１およびＢＭ２が、入力音声信号の同一音声成分については、入力音声信号による音像を定位させるべき位置に同時に到達するように遅延時間調整される。 - 特許庁

A plurality of power supply system signal input terminals (102d) and a plurality of control system signal input terminals (102s) are provided on a TFT array substrate (10) not apart from each other, but close to each other in areas (10d) and (10s).例文帳に追加

複数の電源系信号入力端子（１０２ｄ）及び複数の制御系信号入力端子（１０２ｓ）は、ＴＦＴアレイ基板（１０）上においてバラバラな位置に設けられているのはなく、領域（１０ｄ）及び（１０ｓ）の夫々の領域にまとめられた状態で配置されている。 - 特許庁

A capacitor (Cs) or a resistor (Rs) is connected intentionally to either of a pair of input/output node of a sense amplifier circuit amplifying potentials of bit lines (BL, /BL) being a pair in a memory array, and time constant of the pair of input/output node of the sense amplifier circuit is made unbalance.例文帳に追加

メモリアレイ内の互いに対をなすビット線（ＢＬ，／ＢＬ）の電位を増幅するセンスアンプ回路（ＳＡ）の一対の入出力ノードのいずれか一方に、意図的に容量（Ｃｓ）もしくは抵抗（Ｒｓ）を接続して、センスアンプ回路の一対の入出力ノードの時定数をアンバランスにさせるようにした。 - 特許庁

An FPGA (Field Programmable Gate Array) control apparatus 20 has a configuration controller 22, a circuit selection part 24, a first input IF 26 which inputs configuration information on an FPGA 16 from a CPU 12, and a second input IF 28 which inputs output from the FPGA 16.例文帳に追加

ＦＰＧＡ制御装置２０は、コンフィギュレーション制御部２２と、回路選択部２４と、ＣＰＵ１２からＦＰＧＡ１６に関する設定情報を入力する第１の入力ＩＦ２６と、ＦＰＧＡ１６からの出力を入力する第２の入力ＩＦ２８とを有する。 - 特許庁

Wavelength multiplex signal light in which signal light having a plurality of wavelengths is multiplexed is input from a first port 11 of an optical circulator 10 through an optical fiber and is output from a second port 12, and is input into an array waveguide diffraction grating 20 having only one slab waveguide.例文帳に追加

複数波長の信号光が多重された波長多重信号光は、光ファイバを通じて、光サーキュレータ１０の第１のポート１１から入力されて第２のポート１２から出力され、スラブ導波路を1つだけ有するアレイ導波路回折格子２０へ入力される。 - 特許庁

The end part on the first slab waveguide side of at least one optical input waveguide 12 of the array waveguide diffraction grating is connected to a first slab waveguide 13 through a first single mode end part width waveguide 5a which is independent to correspond to the optical input waveguide in 1:1.例文帳に追加

アレイ導波路回折格子の少なくとも１本の光入力導波路１２の第１スラブ導波路側端部を、光入力導波路１本につき１個の独立した第１シングルモード端部幅導波路５ａを介して第１スラブ導波路１３に接続する。 - 特許庁

A bump electrode 17 provided on the output surface 15b of a PD array 15 correspondingly to the conductive material 21 is connected with the input 21a of the conductive member 21 formed on the input surface 20a of the wiring board 20, thus obtaining a semiconductor device 5.例文帳に追加

この配線基板２０の入力面２０ａ上に形成された導電性部材２１の入力部２１ａに対し、ＰＤアレイ１５の出力面１５ｂ上に導電性部材２１に対応して設けられたバンプ電極１７を接続して、半導体装置５とする。 - 特許庁

In an array waveguide diffraction grating type optical multiplexer/demultiplexer 10 equipped with an input waveguide 12, a first slab waveguide 13, a channel waveguide array 14, a second slab waveguide 15, and an output waveguide 16, a couple of different-refractive-index parts 40 differing in refractive index from the slab waveguide 15 are formed nearby the border of the channel waveguide array 14 in the second slab waveguide 15.例文帳に追加

入力導波路１２と、第１のスラブ導波路１３と、チャネル導波路アレイ１４と、第２のスラブ導波路１５と、出力導波路１６とを備えたアレイ導波路回折格子型の光合分波器１０において、第２のスラブ導波路１５内のチャネル導波路アレイ１４との境界近傍に、スラブ導波路１５とは屈折率が異なる一対の異屈折率部４０が形成されている。 - 特許庁

The frequency-divided complementary clock signals are inputted to the complementary voltage-controlled delay element array and the phase of complementary output signals from the complementary voltage-controlled delay element array is compared with that of the frequency-divided complementary clock signals, thereby outputting the equiphase multi-phase clock signals synchronized with the input clock.例文帳に追加

この分周された相補クロック信号を電圧制御ディレイ素子列に入力し，電圧制御ディレイ素子列からの相補出力信号を分周された相補クロック信号と位相比較することで前記入力クロックと同期した等位相多相クロック信号を出力することが可能となる。 - 特許庁

The printer driver 32 of a host computer 11 extracts character data contained in a plurality of input barcode generation data, combines a plurality of pieces of the extracted character data to generate a character data array, and generates and outputs a single barcode generation command CMB to the printer 12 on the basis of the generated character data array.例文帳に追加

ホストコンピュータ１１のプリンタ用デバイスドライバ３２は、入力された複数のバーコード生成用データに含まれるキャラクタデータを抽出し、抽出した複数のキャラクタデータを連結してキャラクタデータ列を生成し、生成したキャラクタデータ列に基づいてプリンタ１２に一のバーコード生成コマンドＣＭＢを生成し、出力する。 - 特許庁

Therefore, a necessary element can be selected based on a signal input to the signal processing section 3 from a phased array antenna 1 via a transmitting/receiving section 2, and since an adaptive element selection can be carried out by the array selection processing section 5 using the own-machine movement information and the pulse repetition time interval, the optimum filter processing is realized.例文帳に追加

これによって、フェイズドアレイアンテナ１から送受信部２を介して信号処理部３に入力される信号から、必要な素子を選び出すことが可能となり、このアレイ選択処理部５は自機移動情報とパルス繰り返し時間間隔からアダプティブな素子選択が行えるため、最適なフィルター処理を実現する。 - 特許庁

The personal digital assistant 1 is provided with: a display 4; a storage part 32 for storing a plurality of array tables for displaying the list of characters for every type of character; an operation part 17 for enabling a user to operate; and a control part 30 for making the display 4 display the array tables, and for controlling the input processing of characters.例文帳に追加

携帯情報端末１は、ディスプレイ４と、複数の文字種ごとに文字を一覧表示するための複数の配列表を記憶する記憶部３２と、ユーザが操作するための操作部１７と、ディスプレイに配列表を表示させ、文字の入力処理を制御するための制御部３０とを備える。 - 特許庁

Signals for driving the first and the second array speakers are generated such that the directions of the main axes of the directivity by a first and a second beam-shaped acoustic waves BM1, BM2 irradiated from the first and the second array speakers coincide with the first and the second directions to which sound images produced by an input audio signal are to be localized.例文帳に追加

第１および第２のアレースピーカから放射される第１および第２のビーム状音波ＢＭ１およびＢＭ２の指向性の主軸の方向を、入力音声信号による音像を定位させるべき第１および第２の方向とするように、第１および第２のアレースピーカを駆動する信号を生成する。 - 特許庁

The plane optical waveguide circuit is an array waveguide diffraction grating having a circuit composition in which an optical input waveguide 2, a first slab waveguide 3, an array waveguide 4 composed of a plurality of channel waveguides 4a arranged side by side, a second slab waveguide 5 and a plurality of optical output waveguides 6 are successively connected.例文帳に追加

平面光導波回路は、光入力導波路２と、第１のスラブ導波路３と、複数のチャンネル導波路４ａを並設してなるアレイ導波路４と、第２のスラブ導波路５と、複数の光出力導波路６とを順に接続した回路構成のアレイ導波路回折格子とする。 - 特許庁

An information storing device o8 comprises memory cells 12 constituting a resistance intersection array 10, a sense amplifier 24 for detecting a resistance state of the memory cell 12 selected in the array 10, and a switch 30 for pulling up an input of the sense amplifier 24 to fixed voltage.例文帳に追加

抵抗交差点アレイ１０をなすメモリ・セル１２と、アレイ１０内の選択されたメモリ・セル１２の抵抗状態を検知するためのセンス・アンプ２４と、センス・アンプ２４の入力を一定の電圧までプル・アップするためのスイッチ３０とを含んでなることを特徴とする情報記憶デバイス８を提供する。 - 特許庁

The redundant memory cell array selection circuit 140 selects, during erasure operation, a redundant memory cell array according to a priority of a block unit obtained by dividing an erasure unit among a plurality of redundant memory cell arrays determined in the erasure unit on the basis of input address information and defective memory information.例文帳に追加

冗長メモリーセルアレイ選択回路１４０は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従って冗長メモリーセルアレイを選択する。 - 特許庁

The output part of the photodiode array is connected to the ground potential or the supply potential via a first inspection resistance spatially arranged close to the array, and an input part of an analog/digital converter of the microprocessor provided for a signal input part is connected to a port output part of the microprocessor, which is selectively connectable to the ground potential or the supply potential via a second inspection resistance spatially arranged close to the input part.例文帳に追加

フォトダイオードアレイの出力部がこのアレイに対して空間的に近くに配置された第１検査抵抗を介して接地電位又は電源電位に接続されていること、及び信号入力部に対して設けられているマイクロプロセッサのアナログ・デジタル変換器の入力部がこの入力部に対して空間的に近くに配置された第２検査抵抗を介して接地電位又は電源電位に選択的に接続可能なマイクロプロセッサのポート出力部に接続されていることによって実現される。 - 特許庁

When a correspondence relation display indication key 21b is pressed while a character string is being inputted from an input part 21 while a double Pinyin input mode is set, a control part 22 actuates a Pinyin correspondence reference process part 25 to extract a double Pinyin character string which can be inputted successively to the input character string and a Pinyin character string corresponding to it from a key array table 26.例文帳に追加

ダブルピンイン入力モードが設定されている状態で、入力部２１から文字列を入力しているときに、対応関係表示指示キー２１ｂを押下すると、制御部２２はピンイン対応参照処理部２５を起動して、当該入力文字列に続けて入力可能なダブルピンイン文字列とそれに対応したピンイン文字列をキー配列テーブル２６から抽出する。 - 特許庁

An FIFO memory 301 provided on the input side of an LED array driving part 200 is reset by a main scanning line synchronous signal/ LSYNC from a controller part 302 for taking in image data for one line in main scanning.例文帳に追加

ＬＥＤアレイ駆動部２００の入力側に設けられているＦＩＦＯメモリ３０１は、コントローラ部３０２からの主走査ライン同期信号／ＬＳＹＮＣによってリセットされ、主走査１ライン分の画像データを取り込む。 - 特許庁