「input array」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

A waveguide forming region 10 which is composed of the successive connection of an optical input waveguide 2, a first slab waveguide 3, an array waveguide 4 composed of a plurality of channel waveguides 4a of which the relative lengths are different from each other by prescribed values, a second slab waveguide 5 and a plurality of optical output waveguides 6 is formed on a substrate 1.例文帳に追加

光入力導波路２と、第１のスラブ導波路３と、互いの長さが設定量異なる複数のチャンネル導波路４ａを並設してなるアレイ導波路４と、第２のスラブ導波路５と、複数の並設した光出力導波路６とを順に接続してなる導波路形成領域１０を基板１上に形成する。 - 特許庁

A calibration wireless circuit 107 obtains a phase difference or an amplitude difference among input signals received by each of antenna elements 105-1 to 105-n in the case of realizing an adaptive array antenna system and executes calibration by instructing the digital signal processing section 101 to carry out amplitude and phase control of the plurality of antenna elements 105-1 to 105-n.例文帳に追加

校正用無線回路１０７は、アダプティブアレイアンテナシステムを実現するにあたり、各アンテナ素子１０５−１〜１０５−ｎに入力する入力信号間の位相差または振幅差を求めて、複数のアンテナ素子１０５−１〜１０５−ｎの振幅・位相制御を行うようにディジタル信号処理部１０１へ指示することにより校正を行う。 - 特許庁

The present invention extends the concept of a standard array waveguide grating (AWG), which focuses each wavelength component launched via an input AWG to Roland circle inside a planar lightwave chip (PLO) where discrete waveguides are located, to one which focuses each wavelength component outside of the PLC chip along a straight line.例文帳に追加

本発明は、離散導波路が配置されるプレーナ光波チップ（ＰＬＣ）内部のＲｏｗｌａｎｄ円に、入力ＡＷＧを介して発射された各波長成分を集束し、１つの直線に沿ってＰＬＣチップの外側に各波長成分を集束する、標準のアレイ導波路回折格子（ＡＷＧ）の概念を拡張する。 - 特許庁

A display device having a screen of cell array constitution such that cells in a cell column constituting a column of matrix display generate the same color and adjacent cell columns generate different colors is used and display pixels as groups of a plurality of cells corresponding to respective pixels of an input image are shifted in row position, field by field, to perform interlaced display.例文帳に追加

マトリクス表示の列を構成するセル列においてセルの発色が同一であり、かつ隣り合うセル列どうしの間で発色が異なるセル配列構成の画面をもつ表示デバイスを用い、入力画像の各画素に対応する複数のセルの組である表示画素の位置をフィールドごとに行方向にずらしてインタレース表示を行う。 - 特許庁

This projection apparatus receives an input of the pattern data representing the pattern to be formed on the projection plane, and comprises a spatial light modulator (micro-mirror array 3) for spatially modulating incident light according to the pattern data and a projecting optical system 5 for projecting the light reflected by the spatial light modulator onto the projection plane.例文帳に追加

本発明による投影装置は、投影面に形成すべきパターンを表現するパターンデータの入力を受けとり、パターンデータに応じて入射光を空間的に変調する空間光変調器（マイクロミラーアレイ３）と、空間光変調器で反射された光を投影面上に縮小投影する投影光学系５とを備えた投影装置である。 - 特許庁

The parent machine 12 generates an input data frame of a prescribed form containing a bit array showing the on/off states, sends the data frame to the processor of a home video game machine 2 in accordance with a prescribed communications protocol on the basis of the on/off state signal transmitted from the subsidiary machines 14 and the on/off state signal of the push-button switch 16 of the parent machine 12 itself.例文帳に追加

親機１２は、子機１４から伝達されたオンオフ状態信号と親機１２自身の押釦スイッチ１６のオンオフ状態信号とに基づいて、これらのオンオフ状態を表すビット列を含む所定形式の前記入力データフレームを生成し、そのデータフレームを所定の通信プロトコルに従って家庭用テレビゲーム機２のプロセッサに向けて送信する。 - 特許庁

The template matching part 92 generates a matching result image being a two-dimensional array of correlative values correlating the input image and the template, divides the matching result image into a plurality of areas of the same size as the template to find the maximum value of the correlative values for each divided area, and extracts the maximum values being equal to or greater than a prescribed threshold as face candidates.例文帳に追加

テンプレートマッチング部９２は、入力画像とテンプレートとの相関をとった相関値の２次元配列であるマッチング結果画像を生成し、このマッチング結果画像をテンプレートと同一サイズの複数の領域に分割して各分割領域毎に相関値の最大値を求め、この最大値のうち所定の閾値以上のものを顔候補として抽出する。 - 特許庁

In an optical waveguide array film where a plurality of optical waveguide cores 2 for transmitting optical signals are arrayed in an optical waveguide clad 1 for optical confinement, separating grooves 3 for optically separating adjacent cores 2 from each other are provided in a part of the clad 1 between cores 2 in areas other than light input/output end parts of cores 2.例文帳に追加

光閉じ込めのための光導波路クラッド１中に光信号を導波する光導波路コア２が複数本配列された光導波路アレイフィルムにおいて、コア２の光入離出力端部を除く領域で、コア２間のクラッド１の一部に、隣接するコア２を光学的に分離するための分離溝３が設けられている。 - 特許庁

In a light emitting diode array wherein a large number of light emitting diodes are arranged, voltage comparators 3 outputting the comparison results of the voltages of the terminals of the light emitting diodes with given reference voltage are provided at every light emitting diodes and a reference voltage input terminal 7 for applying variable reference voltage judging the deterioration of the light emitting diodes to the voltage comparators 3 is provided.例文帳に追加

複数の発光ダイオード１を並べてなる発光ダイオードアレイにおいて、前記発光ダイオードの端子の電圧と与えられた基準電圧とを比較した結果を出力する電圧比較器３を各発光ダイオード毎に設け、これら電圧比較器３に対して発光ダイオードの劣化を判定する可変の基準電圧を与えるための基準電圧入力端子７を設けた。 - 特許庁

To provide a semiconductor optical integrated element such as a laser array element with modulators integrated therein, having configuration in which high-frequency signals to respective integrated modulating elements are kept uniform by enabling intervals and lengths of input interconnects to high-frequency electrodes on a chip (semiconductor optical integrated element) to be uniform while preventing reflection on a light emission end face of the semiconductor optical integrated element.例文帳に追加

変調器を集積したレーザアレイ素子などの半導体光集積素子の光出射端面での反射を防止しつつ、チップ（半導体光集積素子）上の高周波電極への入力配線の間隔及び長さを均一にすることができ、集積された各変調素子への高周波信号を均一に保つことができる構成の半導体光集積素子を提供する。 - 特許庁

The nonvolatile semiconductor memory device includes: a memory cell array with a plurality of blocks each being the erasing unit; a ready/busy control circuit that outputs a busy signal when an internal operation is being done to the blocks; and a control unit that registers the blocks as defective blocks when the ready/busy control circuit outputs the busy signal in receiving an input of a bad block command.例文帳に追加

不揮発性半導体記憶装置は、消去単位であるブロックを複数有するメモリセルアレイと、ブロックに対する内部動作の実行期間中は、ビジー信号を出力するレディ／ビジー制御回路と、バッドブロックコマンドの入力を受けた時に、レディ／ビジー制御回路がビジー信号を出力している場合は、ブロックを不良ブロックとして登録する制御部と、を具備する。 - 特許庁

A plurality of BLC generating circuits 4 are provided correspondingly to respective control areas CA of the memory cell array 1, each of BLC generating circuits inputs the potential of a cell source line CELSRC in a corresponding control area, then individually generates and outputs the bit line control signal BLC in each control area in accordance with input voltage of the cell source line CELSRC in each control area.例文帳に追加

ＢＬＣ発生回路４は、メモリセルアレイ１の各制御領域ＣＡに対応して複数設けられ、各ＢＬＣ発生回路が、対応する制御領域内のセルソース線ＣＥＬＳＲＣの電位をそれぞれ入力し、入力された各制御領域内のセルソース線ＣＥＬＳＲＣの電圧に応じて各制御領域内のビット線制御信号ＢＬＣを個別に生成し出力する。 - 特許庁

This circuit is provided with an internal circuit comprising a memory array which can supply and stop operation voltage selectively through a switch means, when supply and stop of operation voltage by the switch means are controlled by an input circuit receiving the prescribed control signal and memory operation is not performed, super power consumption can be realized by reducing a DC current and a leak current.例文帳に追加

スイッチ手段を介して選択的に動作電圧の供給と停止が可能とされメモリアレイを含んだ内部回路を備え、所定の制御信号を受ける入力回路により上記スイッチ手段による動作電圧の供給と停止を制御してメモリ動作を行わないときに直流電流及びリーク電流の削減によって低消費電力化を実現できる。 - 特許庁

To provide a reconfigurableintegrated circuit, which is capable of flexibly setting the rate of fundamental tile having logic function and the rate of fundamental tile having input and output function, in the reconfigurable integrated circuit of a structure, in which a circuit block having switch matrix, function block and routing wiring, is employed as a fundamental tile while the fundamental tiles are arranged on the substrate in the shape of array.例文帳に追加

スイッチマトリックス、機能ブロック、およびルーティング配線を有する回路ブロックを基本タイルとし、この基本タイルを基板上にアレイ状に配置した構造の再構成可能集積回路において、ロジック機能を有する基本タイルの割合と、入出力機能を有する基本タイルの割合を柔軟に設定することができる再構成可能集積回路を提供する。 - 特許庁

A switching circuit 21, having a MOSFET 9, is provided with a light-emitting element 6 that is lighted or put out in response to an input signal and with an avalanche photodiode array 7 consisting of a single avalanche photodiode or more in series connection, receiving a light from the light-emitting element 6 and connected between a gate G and a drain D of the MOSFET 9.例文帳に追加

ＭＯＳＦＥＴ9 を有するスイッチ回路21は、入力信号に応答して点灯若しくは消灯する発光素子6 と、発光素子6 からの光を受光する１個又は直列接続された複数個のアバランシェフォトダイオードから成るアバランシェフォトダイオードアレイ7 であって、ＭＯＳＦＥＴ9 のゲートG とドレインD との間に接続されるアバランシェフォトダイオードアレイ7 とを備えて成る。 - 特許庁

A semiconductor random access memory device with the characteristics of having the matrix of memory cells (C11) that includes the first MIS element (QW11), the drain (3) or the source (4) of the first MIS element (QW11) and the second MIS element (QR11) formed above the first MIS element (QW11), gate input capacity information storage capacitor (CS11) for the second MIS element (QW11). In the matrix of the memory array, the drain of the said first MIS element (QW11) electrically connected to the drain of the second MIS element (QW11), … connecting so that the data line (D1) orthogonally to sense (S1) and word (W1) lines of the each memory cell of the array. 例文帳に追加

第１のMIS素子（Qｗ11）と、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとして用いて前記第１のMIS素子（Qｗ11）の上に積み重ね形成された第２のMIS素子（QR11）と、この第２のMIS素子（QR11）のゲート入力容量である情報蓄積用のキャパシタ（Cｓ11）とを有したメモリセル（C11）をマトリックス状に配列したメモリアレイにおいて前記第１のMIS素子（Qｗ11）のドレインを第２のMIS素子（QＲ11）のドレインと電気的に結合して、……、データ線（D1）をメモリアレイの各メモリセル間にセンス線（S1）及びワード線（W1）に直交するように配線することを特徴とする半導体ランダムアクセスメモリ装置。 - 特許庁

Because modulator elements often require less time to change states than is allotted in a line time, power drawn by an array of modulator elements may be reduced by disabling one or both of a row and column voltage boost module, which are configured to amplify an input power source to a level that is suitable for driving modulator elements.例文帳に追加

変調器素子はしばしば、状態を変化させるために、ライン時間で割り当てられたよりも少ない時間しか必要としないので、変調器素子のアレイによって消費される電力は、入力電源を、変調器素子を駆動するのに適切なレベルへ増幅するように構成された行電圧ブーストモジュール及び列電圧ブーストモジュールのうちの一つ又は両方をディセーブルすることによって減少される。 - 特許庁

A data processing apparatus for securely performing write and read of data between a processor and a nonvolatile memory includes a bus conversion means for converting or decoding the bit array of the respective bid data of data or an address designation signal input via a bus configured of a plurality of signal lines from the processor or the nonvolatile memory, and for outputting the bit data to the nonvolatile memory or the processor.例文帳に追加

プロセッサと不揮発性メモリ間でデータの書き込みと読み出しをセキュアに行なうデータ処理装置において、前記プロセッサまたは前記不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換また復元し、前記不揮発性メモリまたは前記プロセッサに出力するバス変換手段を備えることを特徴とする。 - 特許庁

That is, the assembly 1 annularly arranges the units 5 while coupling the units 5 in series from an anode side to an anode side, and hence a predetermined voltage can be applied to the array 4 of all the units 5 merely by electrically connecting the unit 5A of the anode side and the unit 5B of the cathode side to an input side and an output side of the power source.例文帳に追加

すなわち、この組立体１は、陽極側から陽極側に渡って、導電性の半導体レーザユニット５を直列に連結させつつ環状に配列させるから、陽極側の半導体レーザユニット５Ａと陰極側の半導体レーザユニット５Ｂとを電源の入力側と出力側に電気的に接続させるだけで、全ての半導体レーザユニット５の半導体レーザアレイ４に所定の電圧を印加することが可能となる。 - 特許庁

A waveguide forming area 20 is separated by a cutting surface 80 into a first waveguide forming area 10c which includes the light input waveguide 2 and the light output waveguide 6 and a second waveguide forming area 10d which includes the array waveguide 4 by forming the continuous cutting surface 80 which crosses both the path of light of the first slab waveguide 3 and the path of light of the second slab waveguide 5.例文帳に追加

第１のスラブ導波路３の光の経路と第２のスラブ導波路５の光の経路の両方に交わる連続した切断面８０を形成して、切断面８０によって導波路形成領域２０を光入力導波路２および光出力導波路６を含む第１の導波路形成領域１０ｃとアレイ導波路４を含む第２の導波路形成領域１０ｄとに分離する。 - 特許庁

An exemplary apparatus includes a window comparator 14 operative to generate an output signal having a first value if the input signal is within a desired voltage region; a sampling device 16 operative to sample the output signal; an event array counter 24 representing the number of sampled inputs within one or more desired time offsets and the desired voltage regions; and a trigger processing circuit 26 operative to generate a bit offset signal that controls the counting.例文帳に追加

装置は、入力信号が所望の電圧範囲内にあるときに最初の値をもつ出力信号を発生するウィンドウコンパレータと、前記出力信号をサンプリングするサンプリングデバイスと、１或いはそれ以上の所望の時間オフセットと所望の電圧範囲内でサンプリングされた入力の数を表す事象アレイカウンタと、該カウントを制御するビットオフセット信号を発生するトリガー処理回路を含む。 - 特許庁

The device includes a window comparator operative to generate an output signal having a first value if the input signal is within a desired voltage region; a sampling device operative to sample the output signal; an event array counter representing the number of sampled inputs within one or more desired time offsets and the desired voltage regions; and a trigger processing circuit operative to generate a bit offset signal that controls the counting.例文帳に追加

装置は、入力信号が所望の電圧範囲内にあるときに最初の値をもつ出力信号を発生するウィンドウコンパレータと、前記出力信号をサンプリングするサンプリングデバイスと、１或いはそれ以上の所望の時間オフセットと所望の電圧範囲内でサンプリングされた入力の数を表す事象アレイカウンタと、該カウンタを制御するビットオフセット信号を発生するトリガー処理回路を含む。 - 特許庁

In the nonvolatile semiconductor memory device for programming memory cells which have a first or a second logic status, and for deleting them in sector units in accordance with input data having a plurality of bit information, the memory cell transistors of cell array block and transistors of column decoder block have a plurality of sectors which are formed by sharing a bulk area, to provide a sector structure formed of the shared bulk.例文帳に追加

第１または第２論理状態を有するメモリセルを、複数のビット情報を有する入力データに応じてプログラムしセクタ単位に消去する不揮発性半導体メモリ装置において、セルアレイブロックのメモリセルトランジスタとコラムデコーダーブロックのトランジスタが一つのバルク領域を共有して形成されたセクタを複数有し、共有バルクで形成されたセクタ構造を有する半導体メモリ装置とした。 - 特許庁

In the interface unit body 20, a control CPU 40 that is a control means reads the ID data 15 at the time of initialization such as power input to determine the type of the module unit 10 installed, reads transmitting or receiving configuration data from a memory 30 according to the type, and downloads it, for example, to FPGA (field programmable gate array), thereby configuring the FPGA (control processing).例文帳に追加

そして、インタフェースユニット本体２０では、制御手段である制御用ＣＰＵ４０が、このＩＤデータ１５を電源投入等の初期化時に読み込んで、装着されているモジュールユニット１０の種別を判断し、この種別に応じて送信用又は受信用の前記コンフィグレーションデータをメモリ３０から読み出して、例えばＦＰＧＡにダウンロードすることによりＦＰＧＡを構成する（制御処理）。 - 特許庁

The semiconductor relay device comprises an LED 1 for outputting a light signal in response to an input signal; a photodiode array 2 for generating a prescribed voltage by receiving the light signal from the LED 1; a charge/discharge control circuit 3 for controlling the charge/discharge of the prescribed voltage; and an output MOSFET 4 that is turned on/off by a control voltage from the charge/discharge control circuit 3.例文帳に追加

半導体リレー装置は、入力信号に応答して光信号を出力するＬＥＤ１と、このＬＥＤ１からの光信号を受光して所定電圧を発生するフォトダイオードアレイ２と、この所定電圧の充放電を制御する充放電制御回路３と、この充放電制御回路３からの制御電圧によりオン、オフされる出力ＭＯＳＦＥＴ４とを備え、充放電制御回路３と出力ＭＯＳＦＥＴ４のゲート間に容量Ｃ１を直列接続する。 - 特許庁