「logical input value」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A property storage unit 30 stores data of a logical formula representing restriction conditions related to an input value of software subject to an examination.例文帳に追加

プロパティ記憶部３０は、検査対象のソフトウェアの入力値に関する制約条件を示す論理式のデータを記憶する。 - 特許庁

A master/slave procedure to set a master or slave according to an input logical value and a control procedure(S102, S103, S104) to change the correspondence of the input logical value in the master/slave procedure to the master or slave are carried out.例文帳に追加

入力論理値に応じてマスタまたはスレーブの設定を行うマスタ／スレーブ手順と、前記マスタ／スレーブ手順における前記入力論理値と前記マスタまたはスレーブとの対応を変更可能とする制御手順（Ｓ１０２、Ｓ１０３、Ｓ１０４）とを実行させる。 - 特許庁

In a setting part 203, input patterns P1 and P2 are set by substituting an arbitrary logical value for/in a variable in the verification scenario S.例文帳に追加

設定部２０３で検証シナリオＳ内の可変の値に任意の論理値を与えることによって入力パターンＰ１，Ｐ２を設定する。 - 特許庁

For example, the logical calculation is performed by a logical circuit that outputs "1" (TRUE) when two input values A, B of each one bit are A>B, and that outputs "0" (FALSE) when the input values are not A>B, or by a circuit that outputs a negative value.例文帳に追加

例えば、各１ビットの２つの入力値Ａ，Ｂが、Ａ＞Ｂのとき“１”（ＴＲＵＥ）、Ａ＞Ｂでないとき“０”（ＦＡＬＳＥ）の値を出力する論理回路、もしくはその否定の値を出力する回路によって論理演算を行う。 - 特許庁

To provide a data detection circuit and a data detection method for quickly detecting in input N-bit binary data a first bit having firstly a first logical value and then a second bit having the first logical value.例文帳に追加

入力されるＮビットの２進データ中に最初に第１論理値を有する第１ビットと次に前記第１論理値を有する第２ビットとを速かに検出するためのデータ検出回路及びデータ検出方法を提供する。 - 特許庁

This random number forming circuit is provided with an indefinite logical circuit including a flip-flop type logical circuit for imparting a digital output value univocally undetermined to a digital input value, and a uniformizing circuit including an exclusive logical sum arithmetic circuit for equalizing an appearance frequency of '0' and '1' in the digital output value outputted from the indefinite logical circuit.例文帳に追加

デジタル入力値に対して一義的に決定されないデジタル出力値を与えるフリップフロップ型の論理回路を含む不確定論理回路と、前記不確定論理回路から出力される前記デジタル出力値における「０」と「１」の出現頻度を均等にするための排他的論理和演算回路などを含む一様化回路と、を備えた乱数生成回路を提供する。 - 特許庁

The driving control circuit 14 operates the first driving circuit 11 when an input signal 16 is a first logical value, operates the second driving circuit 12 when the input signal 16 shifts from the first logical value to a second logical value and operates the third driving circuit 13 when detecting that the word line driving signal 15 is driven toward to the second potential.例文帳に追加

駆動制御回路１４は、入力信号１６が第１の論理値である時には第１の駆動回路１１を動作させ、入力信号１６が第１の論理値から第２の論理値に遷移する時に第２の駆動回路１２を動作させ、ワード線駆動信号１５が第２の電位に向けて駆動されたことを検出した際に第３の駆動回路１３を動作させる。 - 特許庁

A circuit structure extracting means 102 extracts the circuit structure of each logical hierarchy of the semiconductor integrated circuit from the circuit information, for example, the number of the connection of signals between each logical hierarchies, the number of input/output between each logical hierarchies, the number of steps of logical cells between each input/output, a delay value, the number of arranged flip flop circuits or the number of cells.例文帳に追加

回路構造抽出手段１０２は、前記回路情報から半導体集積回路の各論理階層の回路構造、例えば各論理階層間の信号接続本数、各論理階層間の入出力数、その各入出力間の論理セル段数、遅延値、備えるフリップフロップ回路数やセル数などを抽出する。 - 特許庁

The circuit 12 carries out logical sum operation concerning the safety command signal which is output of safety command input circuits 21, 31, 41 of the control systems 2, 3, 4 and makes a voltage value showing a logical sum a safety command control signal 103.例文帳に追加

回路12は、制御系2,3,4の安全コマンド入力回路21,31,41の出力である安全コマンド信号につき論理和演算をし、論理和を表す電圧値を安全コマンド制御信号103とする。 - 特許庁

The second input terminal I2 of an N-th exclusive logic circuit 1 is connected with a ground voltage 11 supplying a voltage of logical L level through second logical value wiring 9.例文帳に追加

第Ｎ番目の排他的論理回路１の第２入力端子Ｉ２には論理的にＬレベルである電圧を供給するための接地電圧１１が第２論理値配線９を介して接続されている。 - 特許庁

The first input terminal I1 of a first exclusive logic circuit 1 is connected with a power supply 7 supplying a voltage of logical H level through first logical value wiring 5.例文帳に追加

第１番目の排他的論理回路１の第１入力端子Ｉ１には論理的にＨレベルである電圧を供給するための電源７が第１論理値配線５を介して接続されている。 - 特許庁

The apparatus is formed of configurations of obtaining the appearance probability of a logical value of each node during actual performance, and determining the type of a logic cell which considers the node as an input based on the appearance probability of the logical value for every node called for by making it such.例文帳に追加

実際の動作時に各ノードが有する論理値の出現確率を求め、そのようにして求められた各ノード毎の論理値の出現確率に基づいて、当該ノードを入力とする論理セルの種類を決定する構成である。 - 特許庁

One of the four input terminals 122 in response to the priority of the CAM 111 is pulled down so as to receive logical value 0 at all times.例文帳に追加

４個の入力端子１２２の中の、ＣＡＭ１１１の優先度に応じた１個は、常に論理値０が入力されるように、プルダウンされている。 - 特許庁

The configuration data is setting data for implementing an arbitrary input/output logical value table on the lookup table 11, and is set by programming.例文帳に追加

コンフィギュレーションデータは、ルックアップテーブル１１に任意の入出力論理値表を実装するための設定データであり、プログラミングによって設定される。 - 特許庁

The output end of a logical sum circuit 3 is connected to the input end of a ROM decode part 1 for decoding the address of a ROM cell 2 of the mask ROM, and an address bus and an offset register 4 for outputting an offset value are connected to the input end of the logical sum circuit 3.例文帳に追加

マスクＲＯＭのＲＯＭセル２のアドレスをデコードするＲＯＭデコード部１の入力端に論理和回路３の出力端を接続し、この論理和回路３の入力端にアドレスバスとオフセット値を出力するオフセットレジスタ４とを接続した。 - 特許庁

This circuit consists of a logical value inputted from a logical input by a logical current, a reference current setting means 2 setting a current to be a reference for deciding the logical value inputted to the means 1 as a reference current and a current comparing means 3 comparing the reference current set by this means 2 and the logical current to output the logical value.例文帳に追加

本発明の電流により論理を決定する論理回路は、論理入力から入力された論理値を論理電流によって表す論理値決定手段１と、この論理値決定手段１に入力された論理値を決定するための基準となる電流を基準電流として設定する基準電流設定手段２と、この基準電流設定手段２によって設定された前記基準電流と前記論理電流とを比較して論理値を出力する電流比較手段３とから構成されることを特徴とする。 - 特許庁

When successive arithmetic process requests are generated, an input pipeline select part 1-1 determines a logical operation circuit to which input data are sent next according to the the state value of a logical operation circuit part currently in operation and the output signals of flag parts 1-7, 1-8, 1-9, and 1-10 indicating whether transfer to the logical operation circuit part is possible.例文帳に追加

連続する演算処理要求が発生した時、入力パイプラインセレクト部１−１は、現在実行している論理演算回路部の状態値と論理演算回路部へ転送可能かどうかを示すフラグ部１−７，１−８，１−９，１−１０の出力信号から、次に入力データを送り込む論理演算回路を決定する。 - 特許庁

Namely, memory information (entry) and input information (comparison information or a retrieval key) are made common block codes in which either bit surely serves as a logical value '1'.例文帳に追加

即ち、記憶情報（エントリ）および入力情報（比較情報または検索キー）を、いずれかのビットが必ず論理値‘1’となるような共通のブロック符号とする。 - 特許庁

The data mask control part 101 varies the logical value of a standby state of the internal mask signal according to a default mask signal input from the outside or internally generated.例文帳に追加

データマスク制御部１０１は、外部から入力または内部で生成されるデフォルトマスク信号に応じて内部マスク信号の待機状態の論理値を可変とする。 - 特許庁

To provide a logic circuit capable of realizing the composite gate of multi-input without increasing a delay time by deciding a logical value by the variation of a current.例文帳に追加

電流の変化によって論理値を決定することにより、遅延時間を増大させることなく、多入力の複合ゲートを実現することができる論理回路を提供する。 - 特許庁

A program section 30 assigns any one of a signal of logic value "0", a signal of logic value "1", and cell input signals (C, /C, D, E, F), respectively, to the plurality of selection input signals (SIN1-SIN4) at the selecting section 10 depending on the logical function of the circuit cell.例文帳に追加

そしてプログラム部３０では、選択部１０の複数の選択入力信号（ＳＩＮ１〜ＳＩＮ４）それぞれに対し、論理値「０」の信号、論理値「１」の信号、セル入力信号（Ｃ，／Ｃ，Ｄ，Ｅ，Ｆ）の何れか１つが、回路セルの論理機能に応じて割り当てられる。 - 特許庁

Circuit connecting information concerning a circuit to be an object for timing analysis, input delay information in an input terminal for inputting a signal to the circuit, delay information in a logical element in the circuit and, besides, a bus confliction limit value and a bus floating limit value are successively read (S1-S11).例文帳に追加

タイミング解析の対象となる回路に関する、回路接続情報、この回路へ信号を入力する入力端子における入力遅延情報、この回路内の論理素子における遅延情報、さらにバス競合制限値及びバスフローティング制限値を順次読み込む（Ｓ１〜Ｓ４）。 - 特許庁

A third conversion section 52 converts a logical operation signal to generate a third conversion signal indicating the value of the signal of the first order in the plurality of input signals, based on a third conversion rule.例文帳に追加

第３変換部５２は、第３の変換規則に基づいて、論理演算信号を変換して、複数個の入力信号のうちの第１順位の信号の値を表わす第３変換信号を生成する。 - 特許庁

A third conversion section 52 converts a logical operation signal to generate a third conversion signal indicating the value of the signal of a first order out of the plurality of input signals, based on a third conversion rule.例文帳に追加

第３変換部５２は、第３の変換規則に基づいて、論理演算信号を変換して、複数個の入力信号のうちの第１順位の信号の値を表わす第３変換信号を生成する。 - 特許庁

When the ASK signal S1 is not input, a comparator 12 is given the half voltage of a reference level V7 (the same level as the peak value of an ASK detection signal S4 outputted from a low-pass filter 4 when the ASK signal in an allowable minimum amplitude is input as the ASK signal S1) as a logical-value decision level V11.例文帳に追加

ＡＳＫ信号Ｓ１の無入力時は、論理値判定レベルＶ１１として、基準レベルＶ７（ＡＳＫ信号Ｓ１として許容最小振幅のＡＳＫ信号が入力された場合にローパスフィルタ４が出力するＡＳＫ検波信号Ｓ４のピーク値と同一レベル）の１／２の電圧をコンパレータ１２に与える。 - 特許庁

A data latch is constituted of the inverters 210 and 212 where input/output terminals are alternately connected, an output of the inverter 216 is input into the data latch via a transfer gate 220, and at the time of writing, a logical value zero is written in the data latch by means of a ratio circuit consisting of the transistors 216-2 and 210-1.例文帳に追加

入出力端子が交互に接続されるインバータ210 と212 でデータラッチを構成し、インバータ216 の出力をトランスファゲート220 を介してデータラッチに入力し、書き込み時トランジスタ216-2と210-1 からなるレシオ回路によって論理値０をデータラッチに書き込む。 - 特許庁

Prior to start of auto-store processing, each CAM 111 recognizes the input terminal 122 for receiving an output from the other CAM 111 whose priority is higher than its own priority on the basis of an input signal [ABCD] comprising initial signals and the logical value 0 from the input terminals 122A to 122D at that time.例文帳に追加

各ＣＡＭ１１１は、オートストア処理を開始するのに先立ち、そのとき入力端子１２２Ａ乃至１２２Ｄからの初期信号および論理値０より構成される入力信号［ＡＢＣＤ］より、自分自身より優先度の高いＣＡＭ１１１からの出力を入力する入力端子１２２を認知する。 - 特許庁

When a user selects an optional region of the displayed truth value table image by an input device KM, the logical condition determined result of the region is displayed as detailed data on the display device DP.例文帳に追加

また、表示された真理値表画像の任意の領域をユーザが入力装置ＫＭで選択することにより、その領域の論理条件判定結果を詳細データとして表示装置ＤＰに表示させる。 - 特許庁

This shield circuit is equipped with shield wires 12-1 and 12-2 provided along a specified wire 2, and shield wire driving circuits such as buffers 11-1 and 12-2 for driving the shield wires 12-1 and 12-2 with the same logical values as the logical value of input 4 out of the inputs 4 and 5 of a cell 1 for driving the specified wire 2, etc.例文帳に追加

所定の配線２に沿って設けられたシールド配線１２−１，１２−２と、所定の配線２を駆動するセル１の入力４，５のうちの入力４の論理値と同一の論理値でシールド配線１２−１，１２−２を駆動するバッファ１１−１，１１−２などのシールド配線駆動回路とを備える。 - 特許庁

A cell selection/connection means 21 selects the cell driving shield wiring at a logical value corresponding to the logical value of a part out of the input of the cell driving prescribed wiring to be connect to the cell driving the prescribed wiring, an additional cell arrangement means 22 arranges a selected cell, and a shield production means 3 produces the shield wiring connected to the selected cell along the prescribed wiring.例文帳に追加

セル選択／接続手段２１は、所定の配線を駆動するセルの入力のうちの一部の論理値に対応する論理値でシールド配線を駆動するセルを選択して、所定の配線を駆動するセルに接続し、追加セル配置手段２２は、選択したセルを配置し、シールド生成手段３は、選択したセルに接続されたシールド配線を所定の配線に沿って生成する。 - 特許庁

This program makes a computer execute: a procedure 1 for receiving the input of a logical description to an integrated circuit and a plurality of paths to be evaluated from a memory; a procedure 2 for obtaining the path evaluation value indicating the delay of the paths from the respective input paths; and a procedure 3 for estimating paths with the large evaluation value to be the critical paths.例文帳に追加

本発明のプログラムは、集積回路に対する論理記述と、評価の対象としての複数のパスとの入力をメモリから受け取る手順と、入力された各パスに対してパスの遅延を表すパス評価値を求める手順と、評価値の大きいパスをクリティカルパスとして推定する手順とを計算機に実行させる。 - 特許庁

By setting an initial value of a resistor circuit module 40, voltage data between prescribed pads of the circuit board 120 measured by a voltage measuring circuit 250 through probe pins 130-10, 130-11 is input to a logical operation circuit 5.例文帳に追加

抵抗器回路モジュール４０の初期値を設定し、プローブピン１３０−１０、１１を介して電圧測定回路２５０にて測定された回路基板１２０の所定のパッド間の電圧データは、論理演算処理装置５に入力される。 - 特許庁

When the ASK signal S1 is input, the comparator 12 is given the half voltage of the peak-hold voltage V8 (=the peak value of the ASK detection signal S4 outputted from the low-pass filter 4) of a peak-hold circuit 8 as the logical-value decision level V11 when the amplitude of the ASK signal S1 is larger than the allowable minimum amplitude.例文帳に追加

ＡＳＫ信号Ｓ１の入力時において、ＡＳＫ信号Ｓ１の振幅が許容最小振幅より大きい場合には、ピークホールド回路８のピークホールド電圧Ｖ８（＝ローパスフィルタ４が出力するＡＳＫ検波信号Ｓ４のピーク値）の１／２の電圧を論理値判定レベルＶ１１としてコンパレータ１２に与える。 - 特許庁

When a differential analog input signal is sampled, a switch unit connects the other ends of the first capacitor pair, the first auxiliary capacitor pair and the second auxiliary capacitor pair to a common node in order to calculate a logical value of the most significant bit of a digital output signal.例文帳に追加

差動アナログ入力信号がサンプルされた後、スイッチ部は、デジタル出力信号の最上位ビットの論理を求めるために、第１容量対の他端、第１補助容量対の他端および第２補助容量対の他端を共通ノードに接続する。 - 特許庁

Thus, counting from a point of time (T2) when a logical value of a signal input into the clock control terminal 13 is switched to 1, just after a second fall of a pulse output from the PLL 204, a clock control part 5 outputs a clock signal of the PLL 204.例文帳に追加

このことによって、クロック制御部５は、クロック制御端子１３に入力される信号の論理値が１に切替わった時点（Ｔ２）から数えて、ＰＬＬ２０４から出力されたパルスの２番目の立下りの直後に、ＰＬＬ２０４のクロック信号を出力する。 - 特許庁

The DBI signal generating device comprises full adders 10-30 for receiving data at data input ends D1 and D2 and a carry input end CI, calculating them, and outputting the sum and carry, and a DBI determination section 40 for determining the logical value of the data based on the sum and carry transmitted from the full adders 10-30, and generating a DBI signal.例文帳に追加

データ入力端Ｄ１，Ｄ２とキャリー入力端ＣＩにデータが各々入力されて、これを演算して合計とキャリーを出力する全加算器１０〜３０と、前記全加算器１０〜３０から伝えられる合計とキャリーから前記データの論理値を判別してＤＢＩ信号を生成するＤＢＩ判別部４０とを含む。 - 特許庁

The receiving circuit detects the minute current signal by an input circuit 81 and outputs a voltage signal having its logical value from an output circuit 83, and has a test circuit 84 having a smaller amplification gain than the output circuit and a test control circuit 86 which controls its output operation so as to measure the threshold current of the input circuit.例文帳に追加

受信回路は、入力回路（８１）で微小電流信号を検出し、その論理値の電圧信号を出力回路（８３）から出力するが、入力回路の閾値電流計測のために、出力回路よりも小さな増幅利得を持つテスト出力回路（８４）とその出力動作を制御するテスト制御回路（８６）とを有する。 - 特許庁

Counting from a point of time when a logical value of a signal input into a clock control terminal 13 is switched to 1, just after a second fall of a pulse output from the PLL 204, a clock generation part 6 is operated to start outputting a clock signal of the PLL 204 from the AND gate 209.例文帳に追加

クロック生成部６は、クロック制御端子１３に入力される信号の論理値が１に切替わった時点から数えて、ＰＬＬ２０４から出力されたパルスの２番目の立下りの直後に、ＡＮＤゲート２０９からＰＬＬ２０４のクロック信号を出力し始めるように動作する。 - 特許庁

The clock control section includes the oscillator circuit for generating the pulses and outputting them and is configured so that the last pulse out of the predetermined number of pulses is output with a logical value immediately after an active edge for allowing the scan path circuit to input/output values maintained.例文帳に追加

前記クロック制御部は、前記パルスを生成して出力する発振回路を有し、かつ、前記所定の数のパルスのうち、最後のパルスを、前記スキャンパス回路が値を入出力するためのアクティブエッジの直後の論理値を保って出力するように構成されている。 - 特許庁

A main control part 201 when deciding that the contents of an address ADD5 of a RAM show a logical value '1' sends an individual setting notice signal showing that one of the amount of diluting water for drinks A1 to A4 is already individually set to an input/output control part 206.例文帳に追加

主制御部２０１は、ＲＡＭのアドレスＡＤＤ５の内容が論理値“１”であるものと判別すると、飲料Ａ１〜Ａ４の希釈水量の何れかが既に個別設定してあることを知らせるための個別設定告知信号を入出力制御部２０６に送信する。 - 特許庁

The power supply circuit is provided with a comparator 12 for detecting short circuit by monitoring an input of the feedback signal detecting output voltage to output a short circuit detection signal when the feedback signal below a prescribed value, and a logical product gate 7 cutting off an on/off signal for driving an external switching element by receiving this short circuit detection signal.例文帳に追加

出力電圧を検出したフィードバック信号の入力を監視してフィードバック信号が所定値以下になった場合にショート検出信号を出力するショート検出用比較器１２と、このショート検出信号を受けて外部のスイッチング素子を駆動するためのオン・オフ信号を遮断する論理積ゲート７とを備えている。 - 特許庁

A threshold element circuit is applied to the reconstructable integrated circuit, makes configuration data constituting logical function multivalued multibit representation of a binary variable, reduces the number of threshold elements by using differential operation about an input state, and has, that is, a terminal connected to an electric potential whose value is fixed during performing function in an input terminal of a threshold element circuit of a second stage.例文帳に追加

再構成可能集積回路に適用されるしきい素子回路について、論理関数機能を構成する構成データを２値変数の多ビット表現によって多値化し、また、入力状態に関する差分演算機能を用いることによって、しきい素子数を低減する回路であり、つまり、２段目のしきい素子回路の入力端子に、関数機能を実行する期間中に値が固定されている電位に接続される端子を有する回路である。 - 特許庁

The slew rate of the rise/fall of an output signal of a limiter amplifier 11 is adjusted or limited to a fixed value by slew rate limitation circuits 12 and 14 or a rise/fall adjusting circuit of lowpass filters 32 and 34, etc., and an output pulse synchronizing with both the rise and fall of the input signal is outputted by adjusting the logical threshold voltage Vth of an AND circuit 15.例文帳に追加

リミッタアンプ11の出力信号の立ち上がり／立ち下がりのスルーレートをスルーレート制限回路12、14またはローパスフィルタ32、34等の立ち上がり／立ち下がり調整回路で一定値に調整または制限し、ＡＮＤ回路15の論理しきい値電圧Ｖthを調整することにより、入力信号の立ち上がりおよび立ち下がりの両方に同期した出力パルスを出力する。 - 特許庁

The storage medium for games stores logical money which is information indicating a value usable in games in a game hall, and when the storage medium for games is lent to a player by a storage-medium-for-games lending machine 58, the identification information of the owner is inputted from an input means 56 and is stored in the storage medium for games.例文帳に追加

遊技場における遊技に使用可能な有価価値を示す情報である論理マネーが記憶された遊技用記憶媒体であって、遊技用記憶媒体貸出機５８により遊技用記憶媒体が遊技者に貸出される際に、入力手段５６から所有者の識別情報を入力して、遊技用記憶媒体には記憶されることを特徴とする遊技用記憶媒体。 - 特許庁