「memory processor」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

To provide an image processor capable of evading a deficiency in memory capacity by efficiently using a memory area within a range of limited capacity when image data are stored in a registered confidential box.例文帳に追加

登録済みの親展ボックスに画像データを格納する際に、限られた容量の範囲内で効率良くメモリ領域を使用して、メモリ容量不足を回避できる画像処理装置を提供する。 - 特許庁

Also, this processor is provided with a return key, and when this return key is inputted consecutively after the input of the total key, the buffer memory for registration and the buffer memory for settlement are returned to a state prior to the input of the total key.例文帳に追加

また、戻しキーを設け、この戻しキーが合計キーの入力に続いて入力されると、登録用バッファメモリ及び決済用バッファメモリを合計キーの入力前の状態に戻すようにする。 - 特許庁

The image processor 7 is constituted to have one image memory 13, a memory control means 10, a control circuit 11, an AD converter 12, a DA converter 16, a decoder 14 and a character generator 15.例文帳に追加

画像処理装置７は、一つの画像メモリ１３、メモリ制御手段１０、制御回路１１、ＡＤコンバータ１２、ＤＡコンバータ１６、デコード器１４及びキャラクタ生成器１５で構成されている。 - 特許庁

To provide a processor system capable of executing image processing without reading twice the same data from a main memory and realizing low power consumption without having a large capacity of cache memory built-in.例文帳に追加

メインメモリから同じデータを２度読み出さない形で画像処理を実行可能な、大容量のキャッシュメモリを内蔵させることなく低消費電力で実現できるプロセッサシステムを、提供する。 - 特許庁

When the registers are continuously restored from the stack, the memory control device forcibly clears a dirty bit on a hit cache entry simultaneously with the reading of data from the cache memory by the processor core.例文帳に追加

又メモリ制御装置はスタックからの連続的なレジスタ復帰時に、プロセッサコアがキャッシュメモリからデータを読出すと同時に、ヒットしたキャッシュエントリ上のダーティビットを強制的にクリアすることを実現する。 - 特許庁

To provide a data processor and a data processing method capable of preventing the occupancy time of access to a memory from being lengthened even when the priority order of the access to the memory is set.例文帳に追加

メモリに対するアクセスの優先順位が設定されたとしても、その占有時間の長大化を防止することが可能なデータ処理装置及び、データ処理方法を提供することを目的とする。 - 特許庁

A DPU 106 in the image processor 1 inputs a COPY command from a CPU 2 and converts first image data in a video memory 3 to the format of second image data in the video memory 3.例文帳に追加

画像処理装置１内のＤＰＵ１０６は、ＣＰＵ２からＣＯＰＹコマンドを入力し、ビデオメモリ３上の第一の画像データを同じビデオメモリ３上の第二の画像データのフォーマットに変換する。 - 特許庁

To enhance effectiveness of a cache memory by facilitating re- recording of data excluded from the cache memory or data invalidated by an invalidation request from another processor.例文帳に追加

キャッシュメモリから追い出されたデータあるいは他プロセッサからの無効化要求により無効化されたデータについて、キャッシュメモリへ再び記録することを容易にすることにより、キャッシュメモリの有効性を高める。 - 特許庁

In the multiprocessing system including a plurality of processor cores operated based on coherent multiprocessing, each core includes a cache memory for storing local copies of data values in a coherent memory area.例文帳に追加

コヒーレント多重処理に基づいて動作する複数のプロセッサコアを含む多重処理システムにおいて、それぞれのコアはコヒーレントメモリ領域内のデータ値のローカルコピーを格納するキャッシュメモリを含んでいる。 - 特許庁

A process of terminating the access in the halfway because of the absence of the memory area to a memory space is actually carried out at the I/F block 13 by generating an ACK signal in a time of two clocks in the processor.例文帳に追加

実際にメモリ領域がなくアクセスを途中で終了させるメモリ空間に対する処理はＩ／Ｆブロック１３でプロセッサの内部２クロック分の時間でＡＣＫ信号を発生させて行う。 - 特許庁

To cause an integrated-memory graphics display device to control the display access of a graphics processor in a manner that matches the cache mode of a CPU, thereby improving the efficiency of accessing graphics memory, and enhancing animation picture quality.例文帳に追加

メモリ統合型のグラフィックス表示装置において、ＣＰＵのキャッシュモードに適応してグラフィックスプロセッサの表示アクセスを制御し、グラフィックスメモリのアクセス効率を改善し、動画の画質を向上させる。 - 特許庁

To allow a memory access outputted by any one of processor units to be easily monitored by another cache by using an interconnection network, and simplify a circuit for determining a transmission destination of an access request to a memory mapped register.例文帳に追加

いずれかのプロセッサユニットが出力するメモリアクセスをインタコネクトネットワークを用いて他のキャッシュが簡単に監視でき、さらに、メモリマップドレジスタへのアクセス要求の送出先を決定する回路を簡単化する。 - 特許庁

To provide an information processor for securing validity of data in all sector areas on a nonvolatile memory or unwritten data even when interruption of power supply occurs in the middle of memory writing.例文帳に追加

たとえメモリ書込途中に電源途絶が生じたとしても、不揮発性メモリ上の全セクタ領域のデータや、未書込みデータの正当性を保証することができる情報処理装置を提供する。 - 特許庁

To provide an access monitoring method and an access monitoring device for a shared memory, the method and the device enabling access information from an arbitrary processor to a shared memory to be monitored irrespective of type of a multiprocessor system.例文帳に追加

マルチプロセッサシステムの型式に関わらず、任意のプロセッサからの共有メモリに対するアクセス情報を監視することが可能な共有メモリのアクセス監視方法及び装置を提供する。 - 特許庁

The sub-processor 104, instead of main processor 102, generates a rendering command based on an application program, stacks it in a command buffer 10 of the main memory 120, generates geometry data 12 and texture 14 required for executing the generated rendering command, and holds them in the main memory 120.例文帳に追加

サブプロセッサ１０４は、メインプロセッサ１０２に代わってアプリケーションプログラムにもとづいて描画コマンドを生成し、メインメモリ１２０のコマンドバッファ１０に蓄積するとともに、その生成される描画コマンドの実行に必要なジオメトリデータ１２とテクスチャ１４も合わせて生成してメインメモリ１２０に保持する。 - 特許庁

A video processing block 6 writes inputted video data YUV in a memory after filtering them using a filter coefficient corresponding to the information of the reduction scale (s) from the graphics processor 4 and reads video data from the memory using the information of the texture coordinates X, Y from the graphics processor 4 as read addresses.例文帳に追加

ビデオ処理ブロック６は、入力したビデオデータＹＵＶを、グラフィックスプロセッサ４からの縮小率ｓの情報に応じたフィルタ係数でフィルタリングしてメモリに書込み、グラフィックスプロセッサ４からのテクスチャ座標Ｘ，Ｙの情報をリードアドレスとしてこのメモリからビデオデータを読み出す。 - 特許庁

In a symmetrical multi-processor computer where a processor with a memory interleaved by a low order address is accessible to an arbitrary memory with equally high performance, the processors are grouped, snoops are thinned among the groups, and a snoop request is reduced by restricting snooping of all the requests within the groups.例文帳に追加

下位アドレスによってメモリがインタリーブされた、プロセッサが任意のメモリに対して等しく高い性能でアクセス可能な対称型マルチプロセッサ型計算機において、プロセッサをグループ化し、グループ間ではスヌープを間引き、すべてのリクエストをスヌープするのはグループ内に限ることによりスヌープリクエストを削減する。 - 特許庁

To do away with difference between pieces of reception timing of a plurality of signals in a reception end of a signal processor or a memory device when line lengths of lines connecting the signal processor and the memory device are different or when variation is present in impedance of the lines in each board, for example.例文帳に追加

例えば、信号処理装置—メモリ装置間を接続する線路の線路長が異なっている場合や、基板毎に線路のインピーダンスにバラつきが存在する場合においても、メモリ装置や信号処理装置の受信端における複数の信号各々の受信タイミングの差を無くすこと。 - 特許庁

To facilitate programming by fixing a combination of a processor core and a data memory from the beginning to the end of a pipeline and to suppress an increase in circuit scale by independently controlling processor core and data memory state transition.例文帳に追加

本発明は、パイプラインの最初から最後までプロセッサコアとデータメモリの組み合わせを固定してプログラミングの容易化を図り、プロセッサコアとデータメモリ状態遷移を独立に制御して回路規模の増大の抑制化を図るパイプラインプロセッサ及びマルチプロセッサコアのパイプライン制御方法を提供することを課題とする。 - 特許庁

At the time, the memory connected to the output in the previous process is connected to the first input of the processor, the memories are successively switched and connected to the second to (n-2)th input, and the memory connected to the (n-1)th input is switched and connected to the output of the processor.例文帳に追加

そのとき、１プロセス前に出力と接続していたメモリをプロセッサの第１番目の入力に接続し、順次メモリを第２〜（ｎ−２）番目の入力に順次切替接続して、第（ｎ−１）番目の入力に接続していたメモリをプロセッサの出力に切替接続するようにした。 - 特許庁

When the display command data is transmitted to a processor unit 2 from a main control circuit MC, the processor unit 2 produces the image display data on a first memory region (video RAM 7, pallet RAM 9) and on a second memory region (video RAM 8, pallet RAM 10) alternately based on the display command data.例文帳に追加

主制御回路ＭＣから表示指令データがプロセッサユニット２に送信されると、プロセッサユニット２は表示指令データに基づいて第１のメモリ領域（ビデオラム７、パレットラム９）及び第２のメモリ領域（ビデオラム８、パレットラム１０）に交互に画像表示データを作成する。 - 特許庁

To provide an image processor for which a smaller memory capacity is merely needed and an image processing method which makes appropriate image processing possible while using a memory of a small capacity, and an image display device to which the image processor and the image processing method are applied.例文帳に追加

メモリ容量が小さくて済む実用可能な画像処理装置、および、容量が小さなメモリを用いながらも適正な画像処理を可能とする画像処理方法、並びに、これら画像処理装置および画像処理方法を適用した画像表示装置を提供する。 - 特許庁

The control unit includes: a memory controller 2 which outputs the request disaproval signal indicating that a data access request made by a 2nd processor cannot be accessed so that a 1st processor is selected and allowed to access data; and delay means 50 and 50a which delay the request disapproval signal outputted through this memory controller.例文帳に追加

第１プロセッサを選択してデータアクセスを行うため、第２プロセッサのデータアクセス要請を受け入れることができないという要請拒否信号を出力するメモリコントローラ２と、このメモリコントローラを介して出力する要請拒否信号を遅延させる遅延手段５０、５０ａとを含む。 - 特許庁

When defining the number of processing cycles (Load penalty) required after the processor 101 issues an instruction for taking out the signal from the data memory 102 until the signal is input from the data memory 102 to the processor 101 as L, T is characterized by T<L.例文帳に追加

プロセッサ１０１がデータメモリ１０２から信号を取り出すための命令を発行してから当該信号がデータメモリ１０２からプロセッサ１０１に入力されるまでに必要な処理サイクル数（Ｌｏａｄペナルティ）をＬとしたとき、Ｔは、Ｔ＜Ｌであることを特徴とする。 - 特許庁

In the integrated-memory graphics display device in which the CPU 10 and the graphics processor 20 access a common graphics memory 40, the graphics processor 20 is provided with a bit that designates the cache system of the CPU 10 and the time of one maximum-display access is varied according to the designation.例文帳に追加

ＣＰＵ１０とグラフィックスプロセッサ２０が共通のグラフィックスメモリ４０をアクセスするメモリ統合型のグラフィックス表示装置において、グラフィックスプロセッサ２０に、ＣＰＵ１０のキャッシュ方式を指定するビットを設け、この指定に応じて１回の最大表示アクセスの時間を変更する。 - 特許庁

This vector computer system is provided with the vector processor issuing a vector store command including a plurality of store requests, the cache memory of the write back system provided between the vector processor and a main memory, and a write allocation determining part for generating an allocation control signal of assigning which of the write allocation system or the non-write allocation system the cache memory is operated by.例文帳に追加

ベクトル計算機システムは、複数のストアリクエストを含むベクトルストア命令を発行するベクトルプロセッサと、ベクトルプロセッサとメインメモリとの間に設けられたライトバック方式のキャッシュメモリと、そのキャッシュメモリがライトアロケート方式で動作するか非ライトアロケート方式で動作するかを指定するアロケート制御信号を生成するライトアロケート決定部と、を備える。 - 特許庁

Thus, one part of a main storage device 20 (21, 22 or 23) is separated from the system and even in the state of memory reduction, in which memory capacity becomes 1/2, 1/4, etc., effective memory access to the main storage device can be performed according to a memory access request issued by an instruction issuing part 3 inside the arithmetic processor.例文帳に追加

このことにより、主記憶装置２０（２１、２２、２３）の一部がシステムから切り離され、メモリ容量が１／２、１／４…となるメモリ縮小状態にあっても、演算処理装置内の命令発行部３で発行されたメモリアクセス要求に従う有効な主記憶装置のメモリアクセスの実現が可能となる。 - 特許庁

An information processor is provided with a counter processing unit 15 which counts the number or the size of input data in order to prevent an overflow of the memory, a first memory 17 which stores the counting result of the counter processing unit 15, and a second memory 18 which records that the counting result exceeds an upper limit storable in the first memory 17.例文帳に追加

メモリのオーバフローを防止するため、入力データの個数又はサイズを計数するカウンタ処理部１５と、前記カウンタ処理部１５での計数結果を格納する第１のメモリ１７と、前記計数結果が、前記第１のメモリ１７に格納可能な上限値を超えたことを記録する第２のメモリ１８とをそなえる。 - 特許庁

A system is provided with an information processor including: a controller access means for controlling access to the controller of a portable medium; a first memory area access means for controlling access to the first memory area of the portable medium; a second memory area access means for controlling access to the second memory area of the portable medium; and middleware.例文帳に追加

可搬媒体のコントローラへのアクセスを制御するコントローラアクセス手段と、可搬媒体の第一メモリ領域へのアクセスを制御する第一メモリ領域アクセス手段と、可搬媒体の第二メモリ領域へのアクセスを制御する第二メモリ領域アクセス手段と、ミドルウェアとを有する情報処理装置を備える。 - 特許庁

The JPEG data produced by the image converter 12 are transferred from the first memory 13 to the second memory 15 under control of the memory controller 14, and thereafter the data that have been stored in the second memory 15 are each arranged into a plurality of DV frames containing a plurality of DCT blocks by means of the video signal processor 16.例文帳に追加

画像変換手段１２により生成されたＪＰＥＧデータが、メモリコントローラ１４の制御の下、第１メモリ１３から第２メモリ１５に移され、その後ビデオ信号処理部１６により、第２メモリ１５に格納されているデータがそれぞれ複数のＤＣＴブロックを含む複数のＤＶフレームにアレンジされる。 - 特許庁

A rendernig processor has a rendernig frame memory which has reduced resolution in a main memory, information needed to write reduced characters to the frame memory, character data, and a means which converts the resolution of external character data according to those information and data to the resolution of the frame memory and writes the data.例文帳に追加

描画プロセッサにおいて、主メモリ上に縮小した解像度を持つ描画用フレームメモリ、縮小した文字をフレームメモリへ書き込むために必要な情報、文字データ、そしてこれらの情報、データを元に外部から来る文字データの解像度をフレームメモリの解像度に変換し、書き込む手段を有する。 - 特許庁

The image processor which generates image data from drawing information and thereafter compresses the image data to store in a memory determines whether the data capacity of the image data exceeds a difference value between a free capacity which can be secured in the memory and a first threshold determined from a memory capacity usable in the memory (S404).例文帳に追加

描画情報からイメージデータを生成した後、イメージデータを圧縮してメモリに記憶させる画像処理装置において、イメージデータのデータ容量がメモリに確保できる空き容量とメモリで使用できるメモリ容量から決定される第１のしきい値との差分量を超えるかどうかを判断する（Ｓ４０４）。 - 特許庁

The image processing apparatus 100 includes: volatile main memory 103; first nonvolatile memory 105 for storing a plurality of kinds of partial snapshot images; second nonvolatile memory 104 which stores a whole snapshot image and allows reading of information at a speed higher than the first nonvolatile memory allows; and a processor 110.例文帳に追加

画像処理装置１００は、揮発性メインメモリ１０３と、複数種類の部分スナップショットイメージを記憶するための第１の不揮発性メモリ１０５と、全体スナップショットイメージを記憶するための、第１の不揮発性メモリよりも高速に情報を読み出すことが可能な第２の不揮発性メモリ１０４と、プロセッサ１１０とを備える。 - 特許庁

In this dynamic memory managing method for performing the memory allocation and release of the data in accordance with the command from a processor, the pointer information in an address management area recording the pointer information to a memory block of the actual memory data area storing the data, is returned to a demander program for the processing of the data, as a return value.例文帳に追加

プロセッサからの指令に応じてデータのメモリ割付と解放を行う動的メモリ管理方法であって、データの処理の要求元プログラムに対して、このデータを記憶する実メモリデータ領域のメモリブロックへのポインタ情報を記録するアドレス管理領域における当該ポインタ情報を戻り値として返す。 - 特許庁

In the computer system, a memory control part 120 mounted on a mother board 100 is disabled by a disable signal 130b and a memory control part 220 is mounted onto a daughter card 210 and connected to a processor bus 101 later so that the addition of the memory state preserving device or expansion of main memory capacity can be attained.例文帳に追加

コンピュータシステムに於いて、マザーボード１００に実装されたメモリ制御部１２０をディセーブル信号１３０ｂによりディセーブルし、メモリ制御部２２０をドータカード２１０に実装してからプロセッサバス１０１に接続することにより、メモリ状態保存装置の付加や主メモリ容量拡張の実現が図れることを特徴とする。 - 特許庁

The intermediate code execution system 1 comprises a processor 10, a main memory 12, an internal memory 15 faster than the main memory 12, and a coprocessor 16 which speeds up the execution of an intermediate code, and executes a command which cannot use the coprocessor 16 by utilizing a core module 21 and a sub-module 21b stored in the internal memory 15.例文帳に追加

中間コード実行システム１は、プロセッサ１０と、メインメモリ１２と、メインメモリ１２よりも高速な内蔵メモリ１５と、中間コードの実行を高速化するコプロセッサ１６とを備え、コプロセッサ１６を利用することができない命令を内蔵メモリ１５に格納されたコアモジュール２１およびサブモジュール２１ｂを利用して実行する。 - 特許庁

The memory management method is provided to manage a memory 103 in which areas of a garbage collected Java heap memory 111 and a non-garbage collected external heap memory 112 can be secured, by using a Java program 104 executed by a processor 102 in a computer 101.例文帳に追加

本発明は、コンピュータ１０１内のプロセッサ１０２により実行されるＪａｖａプログラム１０４によって、ガベージコレクションの対象となるＪａｖａヒープメモリ１１１と、ガベージコレクションの対象とならない外部ヒープメモリ１１２と、の領域を確保可能なメモリ１０３の管理を行うメモリ管理方法である。 - 特許庁

The audio player is provided with a memory card 1, a reproducing circuit 2, a microcomputer 3, a DSP 4 (digital signal processor) and a headphone output terminal 7.例文帳に追加

本発明に係るオーディオプレーヤは、メモリカード１、再生回路２、マイクロコンピュータ３、ＤＳＰ４及びヘッドフォン出力端子７を具えている。 - 特許庁

To provide a packet processor capable of non-necessitating queuing processing when updating a reference memory and, at the same time, reducing a capacity of Queue.例文帳に追加

参照用メモリの更新時の待ち合わせ処理を不要にすると共にＱｕｅｕｅの容量を低減できるパケット処理装置を提供する。 - 特許庁

The sound processing module 14 includes a programmable interface 18, a mechanical interface unit 20, a digital signal processor 24, a CODEC 28, and a memory element 30.例文帳に追加

また、この方法は、前述の音声信号と選択された音響効果との統合を反映する出力（４０）を生成するステップを含む。 - 特許庁

A processor of a side for requesting the data performs processing using the acquired data by confirming the completion notification in the notification memory area.例文帳に追加

データを要求した側のプロセッサは、通知メモリ領域内の完了通知を確認することで取得したデータを利用した処理を行う。 - 特許庁

Hereby, data are transferred between the soft processor 200 and the internal memory 250, and high-speed data transfer and high-speed data processing become possible.例文帳に追加

したがって、ソフトプロセッサ２００と内部メモリ２５０との間でのデータの授受となり、高速なデータ転送および高速なデータ処理が可能である。 - 特許庁

An image processing part 51 constituting an image processor 50 generates image data and stores them into an image memory 52 under the control of a CPU 10.例文帳に追加

画像処理装置５０を構成する画像処理部５１は、ＣＰＵ１０の制御の下に画像データを生成して画像メモリ５２に記憶する。 - 特許庁

To perform arbitrary color control and to reduce memory capacitance and costs in an image processor wherein a look-up table is used to perform color signal processing.例文帳に追加

ルックアップテーブルを用いて色信号処理を行なう画像処理装置において、任意の色調整ができかつメモリ容量やコストを低減する。 - 特許庁

A detecting part (A) 11 detects whether or not the radio memory card 1 is electrically connected to an information processor through a card interface 2.例文帳に追加

検出部（Ａ）１１は、無線メモリカード１がカードインタフェース２を介して情報処理装置に電気的に接続されているか否かを検出する。 - 特許庁