「semiconductor testing」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

To improve accuracy in timing calibration for making uniform the signal propagation time of each pattern signal propagation path of a semiconductor device testing device, constituted in such a way as to be provided with a plurality of channel pattern signal propagation paths for providing test pattern signals for a semiconductor device to be tested.例文帳に追加

被試験半導体デバイスに試験パターン信号を与える複数のチャンネルのパターン信号伝送路を具備して構成される半導体デバイス試験装置の各パターン信号伝送路の信号伝播時間を揃えるためのタイミング校正の精度を向上する。 - 特許庁

This is an adhesive tape for fixing a semiconductor wafer that melts at a testing temperature of 190 °C and test load of 21.18 N in the testing method shown in "the flow testing method of thermoplastics" Japanese Industrial Standards K 7210, wherein MFR by the method is 0.1-3, and a resin layer B and adhesive layer A are laminated that includes a carboxyl group as a polymeric constituent.例文帳に追加

ＪＩＳ Ｋ ７２１０「熱可塑性プラスチックの流れ試験方法」に示される試験方法における試験温度１９０℃、試験荷重２１．１８Ｎで溶融するとともに前記方法によるＭＦＲが０．１〜３で、かつ重合体の構成成分としてカルボキシル基（−ＣＯＯＨ）を有する構成成分を含む樹脂層Ｂと粘着剤層Ａとが積層されてなることを特徴とする半導体ウエハ固定用粘着テープ。 - 特許庁

To provide a semiconductor crystal defect testing method, etc. which uses cathode luminescence (CL) that enables checking of the measurement position at a high spacial resolution, and a sample analysis at a high spacial resolution.例文帳に追加

高空間分解能で測定位置の確認ができ、且つ高空間分解能で試料分析ができるカソードルミネッセンス（ＣＬ）を用いた半導体結晶欠陥検出方法等を提供する。 - 特許庁

To provide a compact semiconductor device for SiP or PoP, a method of manufacturing it, and a testing method suitable for SiP and PoP which achieve simplification of a system and enhancement of its efficiency.例文帳に追加

小型化を図ったＳｉＰ又はＰｏＰに向けた半導体装置及びその製造方法とシステムの簡素化及び効率化を実現したＳｉＰ又はＰｏＰに好適なテスト方法を提供する。 - 特許庁

To improve the test efficiency by testing simultaneously a normal memory cell space and a redundant memory cell space and to easily detect a short circuit between the normal memory cell space and the redundant memory cell space in a semiconductor memory.例文帳に追加

半導体記憶装置において、ノーマルメモリセル空間と冗長メモリセル空間を同時にテストして、テスト効率の向上、ノーマルメモリセル空間と冗長メモリセル空間とのショート検出を容易に行う。 - 特許庁

A semiconductor integrated circuit 1 comprises at least one memory 21 for storing data, and at least one BIST (Built-In Self Test) circuit 10 for testing the memory 21.例文帳に追加

半導体集積回路１は、データを記憶する少なくとも１つのメモリ２１と、メモリ２１をテストする少なくとも１つのＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路１０と、を備える。 - 特許庁

To provide a probe contactor that is used for testing semiconductor wafer, LSI package, printed-circuit board, and the like being formed on the flat surface of a substrate by a photolithography technique, and a method for forming a contactor.例文帳に追加

基板の平面上にフォトリソグラフィ技術により形成した、半導体ウエハ，ＬＳＩパッケージ、プリント回路基板等をテストするために用いるプローブコンタクタ及びコンタクタを形成する方法を提供する。 - 特許庁

To provide a semiconductor integrated circuit capable of testing the conversion characteristics artificially in the case of a high speed operation of an ADC (analog to digital converter) without actually operating the ADC at high speed, and to provide its test method.例文帳に追加

実際にＡＤＣを高速動作させることなく、その高速動作時の変換特性を疑似的にテストすることができる半導体集積回路およびそのテスト方法を提供する。 - 特許庁

The testing apparatus is equipped with a synchronization control means 2 which synchronizes the output timings of respective test results in matching with the slowest timing, in the test result output timings of the plurality of semiconductor integrated circuits.例文帳に追加

複数の半導体集積回路の各テスト結果の出力タイミングの内の最も遅いタイミングに合わせて、各テスト結果の出力タイミングを同期させる同期化制御手段２を備える。 - 特許庁

By testing the contact condition of the probes 7A and 7B with respect to the semiconductor wafer 2 before conducting a test, it is prevented that the probes 7A and 7B might be damaged by the test performed under imperfect contact condition thereof.例文帳に追加

半導体ウエハ２に対するプローブ７Ａ、７Ｂの接触状態を試験前に検査することにより、不完全な接触状態での試験によるプローブ７Ａ、７Ｂの破損を未然に防止する。 - 特許庁

To enable a test cost of a device under test to be suppressed without depending on a probing operation using an oscilloscope, a sampling scope, and the like, and to enable the production cost of a semiconductor testing apparatus to be suppressed.例文帳に追加

オシロスコープやサンプリングスコープ等によるプロービングに依存することなく、被試験体の試験コストを抑制できるようにすると共に、半導体試験装置の製造コストを抑制できるようにする。 - 特許庁

Three lines (101-103) out of the four lines are used to make connection to a semiconductor testing device (300), and the remaining line (104) is connected to a power supply (VTX) via a terminating resistor (R_VTX).例文帳に追加

４本の配線のうち３本の配線（１０１〜１０３）で半導体試験装置（３００）と接続し、残る１本の配線（１０４）を終端抵抗（Ｒ＿ＶＴＸ）を介して電源（ＶＴＸ）へ接続する。 - 特許庁

To provide a semiconductor testing device capable of shortening time required for a gradation test of a device to be tested by shortening time for quality determination based on a differential value between positive output and negative output.例文帳に追加

正極出力と負極出力との差分値に基づく良否判定にかかる時間を短縮して、被試験デバイスの階調テストに要する時間を短縮する半導体試験装置を提供する。 - 特許庁

To provide a comparator circuit in a semiconductor testing device capable of comparing and measuring by a high-impedance input when an output voltage of an IC to be measured is not more than a rated voltage of a comparator.例文帳に追加

被測定ＩＣの出力電圧がコンパレータの定格電圧以内の場合に、高インピーダンス入力による比較測定を行うことができる半導体試験装置におけるコンパレータ回路を提供する。 - 特許庁

To provide a semiconductor testing device and a method capable of improving handleability of a user by mitigating a restriction for connection to a DUT (Device Under Test), and utilizing a resource effectively.例文帳に追加

ＤＵＴとの接続上の制約を緩和することにより、ユーザの使い勝手を向上することができるとともにリソースを有効利用することができる半導体試験装置及び方法を提供する。 - 特許庁

To provide a system for measuring maximum value of applied stress voltage which can determine whether burn-in test of a semiconductor device has been performed under proper conditions or not during the burn-in testing.例文帳に追加

本発明は、半導体装置のバーンインテスト時にバーンインテストが適切な条件で実施されたか否かを判断することができる印加ストレス電圧の最大値を測定する装置を提供する。 - 特許庁

To provide a probe card for a semiconductor testing device, improving inconveniences in device test with the interference of a power current between a plurality of DUTs in the prove card applicable to a wafer prober device.例文帳に追加

ウエハプローバ装置に適用するプローブカードにおいて複数ＤＵＴ間の電源電流の干渉に伴うデバイス試験の不具合を改善可能とした半導体試験装置のプローブカードを提供する。 - 特許庁

To reduce man-hours concerning a circuit for testing a gate array provided in a one-chip ASIC microcomputer and automatically convert test vectors for the gate array to test vectors for a semiconductor integrated circuit device.例文帳に追加

ゲート・アレイ部を備えたワンチップＡＳＩＣマイコンにおいて、ゲート・アレイ部の試験のための回路についての工数を削減し、ゲート・アレイ部のテストベクタを半導体集積回路装置のテストベクタに自動で変換する。 - 特許庁

To provide a DC testing device, or the like, capable of precisely measuring variations in DC signals applied to a semiconductor device, even when the setting for performing a DC test is changed.例文帳に追加

直流試験を行うための設定が変更された場合であっても半導体デバイスに印加される直流信号の変動を高い精度で測定することができる直流試験装置等を提供する。 - 特許庁

To provide a semiconductor testing apparatus, capable of making an input test pattern associate with an abnormality of voltage in detecting the abnormality of the voltage, when the test pattern is input into a device.例文帳に追加

テストパターンをデバイスに入力した時の電圧の異常を検出する際に、入力テストパターンと電圧の異常との対応付けをすることができる半導体試験装置を提供することを課題とする。 - 特許庁

The semiconductor-testing device has been improved, which tests a liquid crystal drive driver, incorporating a relay for connecting output from the positive-electrode amplifier and negative-electrode amplifier provided for each pin to the pin.例文帳に追加

ピンごとに設けられる正極アンプ、負極アンプからの出力をピンに接続させるリレーを内蔵した液晶駆動ドライバの試験を行なう半導体試験装置に改良を加えたものである。 - 特許庁

To prevent the operating efficiency of a tester from decreasing and to prevent the wafer map of the measuring device of a semiconductor wafer from deviating even in a wafer without any target patterns in wafer-testing device and method.例文帳に追加

ウェハテスト装置およびウェハテスト方法において、テスタの稼働率を低下させることなく、タ−ゲットとなるパタ−ンの無いウェハでも半導体ウェハの測定装置のウェハマップずれが生じさせない。 - 特許庁

To provide a method for testing a semiconductor memory device, which detects a minute defect in an SRAM memory cell without finely controlling a voltage or excessively increasing measuring time.例文帳に追加

電圧を細かく制御させることなく、かつ測定時間を極端に増大させることなく、ＳＲＡＭメモリセルの微小欠陥を検出可能な半導体記憶装置の試験方法を提供する。 - 特許庁

To provide a semiconductor testing device, capable of returning a peripheral circuit power source which is capable of dispensing with executing self-diagnosis program and a calibration when a protection circuit of the periphery circuit power source operates.例文帳に追加

周辺回路用電源の保護回路が動作したとき、自己診断プログラムを実行したり、キャリブレーションをしなくてもすむように周辺回路用電源の復帰ができる半導体試験装置を提供する。 - 特許庁

To provide a stable inspection environment that suppresses as much as possible the fluctuations in the power supply voltage in the inside region of a semiconductor device which is caused by factors of a testing system, and to improve the product quality of the device.例文帳に追加

テストシステムの要因による半導体装置内部領域の電源電圧の変動を極力抑えた安定した検査環境の提供により、半導体装置の製品品質を向上する。 - 特許庁

To provide a power supply device capable of suppressing maximumly increase of a circuit scale and cost, and to provide a semiconductor testing device capable of reducing cost by including the power supply device.例文帳に追加

回路規模及びコストの増大を極力抑えることができる電源装置、及び当該電源装置を備えることによりコストの低減を図ることができる半導体試験装置を提供する。 - 特許庁

To reduce the cost and to improve the reliability with regard to a test socket for testing an mounted electronic component, its manufacturing method and the semiconductor device using the socket.例文帳に追加

本発明は電子部品を装着してテストを行なうテスト用ソケット及びその製造方法及びこれを用いた半導体装置に関し、低コスト化及び信頼性の向上を図ることを課題とする。 - 特許庁

This semiconductor integrated circuit device is constituted of a memory circuit 100, a BIST circuit 110 self-testing the memory circuit 100, and a speed decision circuit 120 deciding address access time performance of the memory circuit 100.例文帳に追加

本発明の半導体集積回路装置は、メモリ回路100と、メモリ回路100を自己テストするBIST回路110と、メモリ回路100のアドレスアクセスタイム性能の判定を行なうスピード判定回路120とを含み構成されている。 - 特許庁

To provide a method for testing many word lines of a semiconductor memory assembly in a multiple WL wafer test in which a multiple wafer test can be performed quickly without needing much cost.例文帳に追加

迅速に、そして多大の費用を伴わずにマルチプルＷＬウエハテストを実施できるような、マルチプルＷＬウエハテストにおける半導体メモリーアッセンブリーの多数のワード線のテスト方法を提供する。 - 特許庁

The semiconductor testing device sets high-level and low-level signals, which a driver 2 inputs to the DUT 4 by adjustment DA converters 15 and 16, to a high level for adjustment and a low level for adjustment, respectively.例文帳に追加

半導体試験装置は、その調整用ＤＡコンバータ１５、１６によりドライバ２がＤＵＴ４に入力するハイレベル、ローレベルの信号を、それぞれ調整用ハイレベル、調整用ローレベルに設定する。 - 特許庁

To provide a method and device for testing semiconductor device by which the reliability parameters of wiring can be found individually and accurately at conducting of reliability evaluation tests on the wiring in the state of a wafer.例文帳に追加

ウェハ状態での配線の信頼性評価試験において、配線の信頼性パラメータを個別にかつ正確に求めることができる半導体装置の試験方法及び試験装置を提供する。 - 特許庁

To provide a semiconductor device which can reduce a damage to a circuit under a pad at a wafer testing time without impairing bondability of a wire in a layout structure in which the circuit exists under the pad.例文帳に追加

パッド下に回路が存在するレイアウト構造において、ワイヤのボンディング性を損なうことなく、ウェハテスト時のパッド下回路へのダメージを減らすことのできる半導体装置を提供することにある。 - 特許庁

As the pin 5 and the pin 7 directly contact at the slopes 5a and 5b, the electrodes of the semiconductor device electrically contact the electrode 11 of the testing substrate 9 at a shortest distance.例文帳に追加

ピン５とピン７は斜面５ａ及び斜面５ｂで直接接触しているので、半導体装置の電極は、ピン５，７を介して、最短距離で試験基板９の電極１１と電気的に接続される。 - 特許庁

To surely detect overshoot and undershoot and accurately measure peak voltages thereof in a device for testing a semiconductor having a voltage generation circuit the output voltage of which is changed stepwise.例文帳に追加

出力電圧がステップ状に変化する電圧発生回路を有する半導体試験装置において、オーバシュート及びアンダーシュートを確実に検出し、かつそのピーク電圧を精密に測定する。 - 特許庁

To provide a laser beam machining method capable of smoothly removing a low-k film on streets formed on a semiconductor substrate and metallic patterns for testing partially disposed on the streets.例文帳に追加

半導体基板に形成されたストリート上のＬｏｗ−ｋ膜およびストリート上に部分的に配設されたテスト用の金属パターンを円滑に除去することができるレーザー加工方法を提供する。 - 特許庁

To provide a semiconductor testing apparatus capable of facilitating the measurement of pattern execution time performed for shortening test time and performing off-line measurement through the use of a simulator and to provide the simulator.例文帳に追加

テスト時間を短縮するために行うパターン実行時間の計測を、従来より容易に計測でき、更にシミュレータを用いてオフラインでも計測できる半導体試験装置及びそのシミュレータを提供する。 - 特許庁

To provide a semiconductor element testing apparatus capable of improving test efficiently and reducing manufacturing costs by generating a constitution, which has been used for generating timing in a conventional apparatus, only by a time delay.例文帳に追加

従来装置においてタイミング生成のために使用した構成を時間遅延だけで生成し、テスト効率及び製造コストを低減することができる半導体素子のテスト装置を提供する。 - 特許庁

To provide a semiconductor device that is capable of executing, at high frequencies, a disturb test which requires a long time for testing, when a burn-in tester which can supply only clocks with low frequencies is used.例文帳に追加

低周波数のクロックしか供給できないバーンインテスタを用いた場合であっても、テストに長時間を要するディスターブテストを、高周波数で実行可能な半導体装置を提供する。 - 特許庁

To provide means for improving the arrangement density of pads and preventing missing of a passivation film, using a probe which is used in electrical testing, in a method of manufacturing a pad and a semiconductor device.例文帳に追加

パッドと半導体装置の製造方法において、パッドの配置密度を向上させると共に、電気的試験で使用されるプローブによってパシベーション膜が欠損するのを防止する手段の提供。 - 特許庁

To make it possible to increase the testing efficiency by simultaneously making a plurality of testings in one time contact doing no damage to terminal pads in a semiconductor integrated circuit in order to test the wafer status in the circuit wherein the pin numbers required by the testing items are notably differentiated.例文帳に追加

試験項目により必要とされるピン数が大きく異なる半導体集積回路をウェハ状態で試験するに際し、半導体集積回路の端子パッドを痛めることなく、１回の接触で同時に複数の試験を行い、試験効率をあげることができる半導体集積回路試験装置及び試験方法の提供。 - 特許庁

The testing method for making the determination of good or no-good by means of a current test in static state in a wafer level testing step 5 of the semiconductor integrated circuit is characterized in that the reference current value for judging soundness is determined for each product on the basis of characteristic values of a transistor in a basic characteristics measurement step 2 for determination.例文帳に追加

半導体集積回路のウェハ状態試験工程５での静止状態電流試験によって良否判定を行う検査方法で、その良否判定基準となる基準電流値を基礎特性測定工程２でのトランジスタの特性値を基に製品ごとに決定して判定を行うことを特徴とする。 - 特許庁

The semiconductor integrated circuit is provided with a plurality of I/O cells 9, and each of the I/O cells 9 is provided therein with at least part of a test circuit comprising a selector 2 for testing and the like so that test information such as control signals for testing can be supplied in parallel through signal wires 10 to the I/O cells 9.例文帳に追加

複数のＩ／Ｏセル９を備えた半導体集積回路において、各Ｉ／Ｏセル９内部にテスト用セレクタ２等からなるテスト回路の少なくとも一部を設け、各Ｉ／Ｏセル９へ信号線１０を介してテスト用制御信号等のテスト情報を並列に供給し得るように構成した。 - 特許庁

A test auxiliary device (BOST device) is disposed near a test circuit board for giving and receiving a signal to and from the semiconductor integrated circuit to be tested, and the testing D/A converter circuit and testing A/D converter circuit of the test auxiliary device, a measurement data memory and an analyzing part are respectively mounted on separate circuit boards.例文帳に追加

被試験半導体集積回路と信号のやり取りを行うテスト回路基板の近傍にテスト補助装置（ＢＯＳＴ装置）を設け、このテスト補助装置の試験用Ｄ／Ａ変換回路と試験用Ａ／Ｄ変換回路と、測定データメモリと、解析部とをそれぞれ別の回路基板に搭載する。 - 特許庁

Two or more resist layers 21, 22 and 23 are peeled with an exclusive peeling solution to form the stair-shaped testing electrode, whereby a semiconductor circuit inspection tool 100 having a wiring layer 11a and the testing electrode 41a formed on the insulating base material 1 is obtained.例文帳に追加

複数のレジスト層２１、２２及び２３を専用の剥離液で剥離して階段状型の検査電極を形成し、導体層１１をパターニング処理して配線層１１ａを形成して、絶縁基材１上に配線層１１ａ及び検査電極４１ａが形成された半導体回路検査治具１００を得る。 - 特許庁

To provide a semiconductor integrated circuit device which can accurately correct skew at a DUT end, enabling complete skew for calibrating an input signal/output signal to all pins to be skew calibrated of a DUT and further confirm the timing accuracy of the input signal from a semiconductor testing unit, in a state in which the integrated circuit device is actually tested by the testing unit.例文帳に追加

ＤＵＴ端でのスキューを正確に補正可能とし、ＤＵＴのスキュー・キャリブレーション実施対象となる全ピンに対して入力信号／出力信号ともに完全なスキュー・キャリブレーションを可能とし、更に実際に半導体試験装置でテストをしている状態で半導体試験装置からの入力信号のタイミング精度の確認も可能とする半導体集積回路装置を提供する。 - 特許庁