「semiconductor testing」に関連した英語例文の一覧と使い方(39ページ目) - Weblio英語例文検索

To provide a stacked semiconductor package with a substrate having a semiconductor element mounted thereon, stacked and electrically connected to each other, and to provide an optical signal transmitter equipped with the stacked semiconductor package, capable of coping with high-speed transmission while keeping a high degree of freedom in system design and an easiness in testing abnormality.例文帳に追加

本発明は、半導体素子が基板上に実装された半導体パッケージを積層して電気的に接続してなる積層型半導体パッケージ、およびこのような積層型半導体パッケージが備えられた光信号伝送装置に関し、システム設計の自由度の高さや異常検証の容易性を保ちつつ高速伝送に対応した積層型半導体パッケージ、およびこのような積層型半導体パッケージが備えられた光信号伝送装置を提供することを目的とする。 - 特許庁

The module for testing comprises a test substrate having a bonding pad; the semiconductor device arranged on the test substrate; an anisotropic conductive sheet having conductivity only in the thickness direction in contact with the electrode of the semiconductor device; and a metal wire whose one end is connected to the bonding pad and whose the other end is connected to the anisotropic conductive sheet in a region for covering the electrode.例文帳に追加

ボンディングパッドを有する試験基板と、前記試験基板の上に配置された半導体装置と、前記半導体装置の電極に接触して厚さ方向にのみ導電性を有する異方性導電シートと、前記ボンディングパッドに一端が接続され、前記電極を覆う領域において前記異方性導電シートと他端が接続された金属ワイヤとを有することを特徴とする試験用モジュールによって解決する。 - 特許庁

At that time, conduction is made to the semiconductor device 5 being fitted to the socket 3, the semiconductor device 5 where the abnormality of the conduction has been confirmed is removed from the substrate 4 for testing.例文帳に追加

半導体装置５を高温雰囲気内で通電し所定時間保持するバーンイン試験のために絶縁基板１上に多数のソケット３を配列した試験用基板４へ半導体装置５を供給する際に上記ソケット３に装着された半導体装置５に通電し通電異常が確認された半導体装置５を試験用基板４から取り外すようにしたことを特徴とするバーンイン試験用基板への半導体装置の供給方法。 - 特許庁

In a testing using this method and apparatus for evaluating the strength of a wedge junction, a tensile load is applied to the wedge junction of a semiconductor bonding wire, the bonding wire is pulled, while keeping constant the angle between a tensile direction and a junction sample surface to measure the characteristics of the changes in the wire.例文帳に追加

半導体用ボンディングワイヤのウェッジ接合部に引張荷重を加える試験において、引張り方向と接合試料面との角度を一定に維持しながら、ボンディングワイヤを引張ることにより、ボンディングワイヤの変化特性を測定することを特徴とするウェッジ接合部の強度評価法および評価装置。 - 特許庁

To provide a semiconductor integrated circuit device which is provided with a test mode capable of testing a test block selected out of a plurality of circuit blocks, and can test the test block under a condition of voltage distribution nearly equal to its real working condition even when the device is in the test mode.例文帳に追加

複数の回路ブロックから選択された試験ブロックについて試験が行われるテストモードを備える半導体集積回路装置において、テストモード時においても実使用状態に近い電圧分布のもとで、試験ブロックを試験することが可能な半導体集積回路装置を提供することである。 - 特許庁

When the semiconductor testing apparatus 1 is powered on, the tester controller 10 directly transfers a compressed OS 12, i.e., a compressed OS for use at the redundancy controller 30 and the redundancy operating devices 40a-40n, to the redundancy controller 30 and the redundancy operating devices 40a-40n via a bus B.例文帳に追加

テスタコントローラ１０は、半導体試験装置１の電源投入時に、リダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎで用いられるＯＳを圧縮したＯＳである圧縮ＯＳ１２を、バスＢを介してリダンダンシ制御装置３０及びリダンダンシ演算装置４０ａ〜４０ｎに直接転送する。 - 特許庁

To provide a semiconductor-testing device for improving the degree of design freedom and reducing manufacturing costs of a probe card, or the like by enhancing the degree of freedom for correlating a comparator for comparing a signal from a DUT with a prescribed expectation value to a fail memory for storing fail information, namely the comparison result.例文帳に追加

ＤＵＴからの信号と所定の期待値との比較を行う比較器とその比較結果であるフェイル情報を記憶するフェイルメモリとの対応付けの自由度を高め、これによりプローブカード等の設計自由度の向上及び製造コストの削減を図ることができる半導体試験装置を提供する。 - 特許庁

This semiconductor tester for performing quality determination with the output signals from the plurality of devices which are testing objects input into the same pin, is equipped with a plurality of determination parts performing quality determination, and a pattern generation part for selecting one from among the plurality of determination parts for each of the devices to exercise control so that it turns into an operational state.例文帳に追加

被試験対象である複数のデバイスからの出力信号を同一ピンに入力して良否判定する半導体試験装置において、良否判定する複数の判定部と、デバイス毎に複数の判定部のうちの１つを選択して動作可能状態に制御するパターン発生部とを備える。 - 特許庁

To conduct various kinds of testing for characteristic of optical semiconductor in a state with the wavelength locked, in a wavelength locker module having a function to lock the wavelength and a wavelength variable laser module utilizing the wavelength locking function, by feedback of wavelength of an output light detected by a wavelength monitor and by conroling the temperature of the module.例文帳に追加

波長モニターにより検知した出力光の波長をフィードバックして温度制御をおこなうことにより波長をロックする機能を有する波長ロッカーモジュールや、この波長のロック機能を利用した波長可変レーザモジュールに対して、波長をロックした状態で光半導体としての各種特性の試験をおこなうこと。 - 特許庁

The ceramic substrate for semiconductor manufacturing/testing which has a conductive layer on its surface or inside is comprised of a nitride ceramic containing oxygen and its thickness is 50 mm or less.例文帳に追加

セラミック基板の内部または表面に導体層を有する半導体製造・検査用セラミック基板において、前記セラミック基板は、窒化物セラミックからなり、その窒化物セラミック中には、酸素が含有されているとともに、前記セラミック基板の厚さは、５０ｍｍ以下であることを特徴とする半導体製造・検査用セラミック基板。 - 特許庁

This semiconductor device and its testing method are equipped with an N-channel type MOSFET 11 and its protection diode 12, and have a switching circuit SW-1 for validating the protection diode 12 by being switched on by fusing of a fuse 2 between the N-channel type MOSFET 11 and the protection diode 12.例文帳に追加

本発明の半導体装置およびそのテスト方法は、Ｎチャネル型ＭＯＳＦＥＴ１１とその保護ダイオード１２とを備え、Ｎチャネル型ＭＯＳＦＥＴ１１と保護ダイオード１２との間に、ヒューズ２の溶断によってスイッチをオンさせて保護ダイオード１２を有効にするスイッチ回路ＳＷ−１を有する。 - 特許庁

For a semiconductor device having a plurality of analog input terminals AIN0 and AIN1, which have internal analog switches 11 and 12, characteristic testing of each analog input terminal switched by the analog switches 11 and 12 is conducted by simultaneously switching on the analog switches 11 and 12.例文帳に追加

複数のアナログ入力端子ＡＩＮ０、ＡＩＮ１を持つ半導体装置において、アナログ入力端子ＡＩＮ０、ＡＩＮ１は内部アナログスイッチ１１，１２を有し、前記アナログスイッチ１１，１２により切り替えられている各アナログ入力端子の特性テストを、そのアナログスイッチ１１，１２を２個同時にオンさせて行う。 - 特許庁

In an SIP 102 including a plurality of semiconductor chips, such as ASIC100 and SDRAM 101 mounted on a single package, a test circuit (SDRAMBIST 109) for SDRAM 101 is provided within the ASIC 100, to perform testing the SDRAM 101 from the outside of the SDRAM 101 or from the ASIC 100.例文帳に追加

ＡＳＩＣ１００およびＳＤＲＡＭ１０１など複数の半導体チップが単一パッケージ搭載されたＳＩＰ１０２において、ＳＤＲＡＭ１０１のテスト回路（ＳＤＲＡＭＢＩＳＴ１０９）をＡＳＩＣ１００内に設けて、ＳＤＲＡＭ１０１の外部から、すなわちＡＳＩＣ１００からＳＤＲＡＭ１０１のテストを行うようにする。 - 特許庁

To provide a semiconductor testing device provided with a timing generator capable of reducing remarkably a circuit scale for realizing generation functions for both a tester channel required to generate a test pattern by a unit of a test rate, and a tester channel required to generate a test pattern having a unit of prescribed integral-times of the test rate.例文帳に追加

テストレート単位に試験パターンを発生することが求められるテスタチャンネルと、前記テストレートの所定整数倍単位の試験パターンを発生することが求められるテスタチャンネルとの両方の発生機能を実現するための回路規模を大幅に低減可能とするタイミング発生器を備える半導体試験装置を提供する。 - 特許庁

The semiconductor testing apparatus is configured such that measurement data of a large number of objects to be measured are taken in the control unit 12 through a large number of pin electronics cards 11 which are controlled by the control unit 12, wherein each pin electronics card 11 is configured to directly write corresponding measurement data in the control unit 12.例文帳に追加

制御ユニット１２により制御される多数のピンエレクトロニクスカード１１を介して、多数の被測定対象の測定データを前記制御ユニット１２に取り込むように構成された半導体試験装置において、前記各ピンエレクトロニクスカード１１は、それぞれの測定データを前記制御ユニット１２に直接書き込む。 - 特許庁

A semiconductor chip mounts an analog circuit 160 and a voltage generator circuit 610 which is connected to an analog input terminal of the analog circuit 160 and capable of generating a testing input voltage or a voltage measuring circuit which is connected to an analog output terminal capable of measuring the output voltage.例文帳に追加

半導体チップ上に、少なくともアナログ回路（１６０，２６０）と、該アナログ回路のアナログ入力端子に接続され検査用の入力電圧を発生可能な電圧発生回路（６１０）もしくはアナログ出力端子に接続され出力電圧を測定可能な電圧測定回路（６２０）とを搭載するようにした。 - 特許庁

This performance board 10 of a semiconductor testing device (image sensor tester) 1a includes the buffers 11-1 to 11-n for cable driving, and switches 12-1 to 12-n for conducting switching between an input of a measured signal output from a measured device and an input of a reference signal output from a reference signal generator 40.例文帳に追加

半導体試験装置（イメージセンサテスタ）１ａのパフォーマンスボード１０は、ケーブル駆動用のバッファ１１−１〜１１−ｎと、被測定デバイスから出力された計測信号又は基準信号発生器４０から出力された基準信号の入力の切り替えを行う切替器１２−１〜１２−ｎとを備えている。 - 特許庁

This semiconductor integrated circuit incorporates a test circuit testing operation of a non-volatile memory, while the device has an output terminal outputting a test result and an operation terminal indicating operation control of the test circuit, and the device can indicate the number of write-in of the non-volatile memory, a write region, and write data from the operation terminal.例文帳に追加

不揮発性メモリの動作を試験する試験回路を内蔵すると共に、試験結果を出力する出力端子と、試験回路の動作制御を指示する操作端子を有し、その操作端子から不揮発性メモリの書き込み回数、買い込み領域及び書き込みデータを指示できる半導体集積回路を提供する。 - 特許庁

A device 10A for testing a semiconductor element includes an upper guide plate 20A, having a plurality of upper guide holes 22A; a lower guide plate 30A having a plurality of lower guide holes 32A; a plurality of vertical probe 40A, provided in the upper guide holes 22A and the lower guide holes 32A; and a temperature regulation module 50.例文帳に追加

半導体素子の試験装置１０Ａであって、複数の上部ガイド孔２２Ａを有する上部ガイド板２０Ａと、複数の下部ガイド孔３２Ａを有する下部ガイド板３０Ａと、上部ガイド孔２２Ａおよび下部ガイド孔３２Ａ内に設けられている複数本のバーチカル型探針４０Ａと、温度調整モジュール５０とを備えている。 - 特許庁

To improve reliability of laminated PTC thermistors, and stabilize changes with the passage of time of its resistance at room temperature in an electrification testing, in the laminated PTC thermistor, where an external electrode is formed at the opposite ends of a ceramic base structure obtained by alternately laminating and integrally calcining an internal electrode and a semiconductor ceramic layer.例文帳に追加

内部電極と半導体セラミック層とを交互に積層して一体焼成して得られるセラミック素体の両端面に外部電極が形成されてなる積層型ＰＴＣサーミスタにおいて、積層型ＰＴＣサーミスタの信頼性の向上、具体的には通電試験における室温抵抗の経時変化を安定させる。 - 特許庁

To obtain a composite semiconductor integrated circuit device and its connection testing method which does not need any additional circuits inside LSIs, is consequentially capable of using existing LSI chips, suppresses increase in the number of external terminals (number of device pins) to a minimum, and dramatically improves a test function.例文帳に追加

ＬＳＩ内部に何ら付加的回路を必要とせず、したがって、既存のＬＳＩチップを用いることが可能であるとともに、外部端子数（デバイスピン数）の増加も最小限に抑えて、テスト機能を飛躍的に向上させた複合半導体集積回路装置、並びに、その接続試験方法を提供する。 - 特許庁

This manufacturing method comprises a step of preparing wafer, having polysilicon pads 15 formed along scribe lines 21, a step of electrically testing the wafer by contacting a test needle for measuring test elementary groups to the pads 15, a step of dicing the wafer by a dicing blade to form a plurality of semiconductor chips 22, 23 and a step of mounting the semiconductor chips on a tape carrier package.例文帳に追加

本発明に係る半導体装置の製造方法は、スクライブライン２１にポリシリコンパッド１５が形成されたウエハを準備する工程と、ポリシリコンパッド１５にＴＥＧ測定のための測定用針を接触させてウエハの電気的な試験を行う工程と、ダイシングブレードを用いて前記ウエハをダイシングすることにより、複数の半導体チップ２２，２３を形成する工程と、前記半導体チップにＴＣＰ実装を行う工程と、を具備するものである。 - 特許庁

This semiconductor testing device for setting test condition data in a hardware and performing a test includes: a storage part for storing the test condition data; a selection output part for selecting the test condition data stored in the storage part, and outputting the data in each item; and a setting part for setting the test condition data output from the selection output part in the hardware.例文帳に追加

テスト条件データをハードウェアに設定して試験を行う半導体試験装置において、テスト条件データが記憶される記憶部と、記憶部に記憶されたテスト条件データを選択して項目毎に出力する選択出力部と、選択出力部から出力されたテスト条件データをハードウェアに設定する設定部とを備える。 - 特許庁

This prober interface device for the semiconductor testing device comprises split GNDs split in DUTs or in preset DUT groups and provided for GND layers on a multi-layered substrate having a prove needle, where a plurality of devices to be tested are tested.例文帳に追加

プローブ針を備える多層基板により、複数個の被試験デバイスを試験する半導体試験装置のプローバインタフェース装置において、多層基板上のＧＮＤ層に対して各ＤＵＴ毎に分割した分割ＧＮＤ、若しくは所定のＤＵＴグループ単位毎に分割した分割ＧＮＤ、を備える半導体試験装置のプローバインタフェース装置。 - 特許庁

The burn-in testing device 300 is provided with a test pattern generation means 301 for generating a test pattern for performing a burn-in test, a semiconductor device 302 to be tested, a scan judgement means 303, and a time measurement means 305 controlled by the output signals of the scan judgement means 303 and the output signals of a memory judgement means 304.例文帳に追加

バーンイン試験装置３００は、バーンイン試験を行うためのテストパターンを発生するテストパターン発生手段３０１と、被試験半導体装置３０２と、スキャン判定手段３０３と、スキャン判定手段３０３の出力信号およびメモリ判定手段３０４の出力信号によって制御される時間計測手段３０５を備える。 - 特許庁

This semiconductor device and the testing method therefor has a rank data 11 for indicating a test result of a ranking test executed based on a plurality of reference values in a wafer condition, a fuse part 15 storing the rank data 11, and a control circuit 16 for reading out the rank data 11 from the fuse part 15, for use in a product test carried out after packaged.例文帳に追加

本発明の半導体装置およびそのテスト方法は、ウェハ状態において複数の基準値に基づいて行われるランク分けテストのテスト結果を示すランクデータ１１と、ランクデータ１１が格納されたヒューズ部１５と、パッケージング後に行われる製品テストで利用するために、ランクデータ１１をヒューズ部１５から読み出す制御回路１６を有する。 - 特許庁

The semiconductor testing device which tests a DUT by using test patterns outputted from a memory storing DUT test patterns is provided with a memory control part which divides the memory into a plurality of areas, moves test patterns stored in undiagnosed areas to diagnosed areas and then diagnoses the undiagnosed areas.例文帳に追加

ＤＵＴの試験パターンが格納されているメモリから出力される試験パターンを用いてＤＵＴの試験を行う半導体試験装置において、メモリを複数のエリアに分割し、このエリアのうち未診断エリアに格納されている試験パターンを診断済みエリアに移動させた後に未診断エリアを診断するメモリ制御部を備える。 - 特許庁

In a semiconductor device having a test mode for testing, the device is provided with a circuit generating a first signal based on a dummy command signal inputted plural times and generating a second signal indicating entry for a corresponding test mode or exit from a corresponding test mode based on an address signal and the first signal.例文帳に追加

試験を行うためのテストモードを有する半導体装置において、複数回入力されるダミーコマンド信号に基づいて、第１の信号を生成し、アドレス信号及び第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を生成する回路とを備えるように構成する。 - 特許庁

A semiconductor integrated circuit has a memory 41, a BIST main circuit 10 testing the memory 41, and a BIST sub-circuit 20, in the BIST sub-circuit 20, at least either of the row or column address of the memory 41 has a boundary address generating circuit 21 generating alternately the most significant address and the least significant address.例文帳に追加

半導体集積回路は、メモリ４１と、メモリ４１のテストをするＢＩＳＴメイン回路１０、ＢＩＳＴサブ回路２０とを有し、ＢＩＳＴサブ回路２０は、メモリ４１のロウアドレス又はカラムアドレスの少なくとも一方は、当該メモリ４１の最上位アドレスと最下位アドレスを交互に生成する境界アドレス生成回路２１を有する。 - 特許庁

The semiconductor testing apparatus 100 measures a matching time for each block and for each of a plurality of DUTs 90 that output test signals and calculates an optimal maximum match time for matching is obtained in a predetermined amount of blocks for each of the DUTs 90 in a predetermined number-th function test out of a plurality of number of times of tests.例文帳に追加

半導体試験装置１００では、複数回実行されるうちの所定回目のファンクションテストにおいて、試験信号を出力した複数の各ＤＵＴ９０毎、各ブロック毎のマッチ時間を計測し、所定量のブロックでマッチがとれるまでの最適マッチタイムアウト時間を各ＤＵＴ９０毎に算出する処理を行う。 - 特許庁

The semiconductor testing apparatus 1 has auxiliary pattern generating sections 12a-12d for temporarily storing the test pattern P1 generated by the pattern generation section 11, reading the stored test pattern according to individual test states of the devices to be tested 20a-20d, and outputting it as a test pattern used for the test of the devices to be tested 20a-20d.例文帳に追加

この半導体試験装置１は、パターン発生部１１で発生した試験パターンＰ１を一時的に記憶し、被試験デバイス２０ａ〜２０ｄの個別の試験状況に応じて、記憶した試験パターンを読み出して被試験デバイス２０ａ〜２０ｄの試験に用いる試験パターンとして出力する補助パターン発生部１２ａ〜１２ｄを備えている。 - 特許庁

In this semiconductor device testing device, a waiting time proportional to the stopping time of a device power source up to the application timing of power source to the auxiliary circuit and the device to be tested is generated from the application timing, and the test is started after the delay of this waiting time, whereby the influence of the jitter generated in the auxiliary device is removed.例文帳に追加

補助回路と被試験半導体デバイスに電源を印可したタイミングからその印可タイミングに至るまでにデバイス電源が停止していた時間に比例する待ち時間を発生させ、この待ち時間の遅延後に試験を開始させることにより補助回路で発生するジッタの影響を除去する構成とした半導体デバイス試験装置を提供する。 - 特許庁

This semiconductor testing device 100 stores data acquired by executing processing to DUT in preservation registers 135, 145, keeps an open collector output through a monitoring line 121 at a low level in a control module 140 for a fixed period, and removes restriction in the control module 140 when the open collector output is set at the low level in a master control module 130.例文帳に追加

半導体試験装置１００は、ＤＵＴに対して処理を実行させて得られたデータを保存レジスタ１３５、１４５に記憶し、制御モジュール１４０内で監視ライン１２１を介したオープンコレクタ出力を一定期間ローレベルとし、マスタ制御モジュール１３０内でオープンコレクタ出力をローレベルとした時点で制御モジュール１４０内での制限を解除する。 - 特許庁

In addition, the semiconductor integrated circuit used for the scan testing method has a separation means to isolate each of the plurality of blocks to be tested from other blocks during the scan test, and an input terminal to input the scan clock with deviated phase for each block to be tested.例文帳に追加

更に、このスキャンテスト方法に用いられる半導体集積回路であって、スキャンテスト時に複数の複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションする分離手段と、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを入力する入力端子とを有することを特徴とする半導体集積回路を提示する。 - 特許庁

In this semiconductor testing apparatus constituted so as to perform operation processing of measurement data of a DUT by the DSP, a measuring file storage means for collecting and storing the measurement data of the DUT is provided in the DSP, and debugging of the DSP is carried out, based on the measurement data stored in the measuring file storage means.例文帳に追加

ＤＳＰでＤＵＴの測定データの演算処理を行うように構成された半導体試験装置において、前記ＤＳＰに前記ＤＵＴの測定データを収集格納する測定ファイル格納手段を設け、この測定ファイル格納手段に格納された測定データに基づき前記ＤＳＰのデバッグを行うことを特徴とするもの。 - 特許庁

In the semiconductor testing circuit 101, the comparators 141 and 142 compare a response signal with the reference signal by offsetting the test signal included in a synthetic signal and the test signal included in the comparison signal, by inputting the comparison signal and the synthetic signal of synthesizing the test signal and the response signal outputted from the test object device 20.例文帳に追加

半導体試験回路１０１では、コンパレータ１４１，１４２は、試験信号と試験対象装置２０から出力された応答信号とを合成した合成信号と、比較信号とを入力され、合成信号に含まれる試験信号と比較信号に含まれる試験信号とを相殺し応答信号と基準信号とを比較する。 - 特許庁

This semiconductor testing device for performing a test by giving a test signal generated based on pattern data to a test object includes a pattern editor means for describing the pattern data on the spread sheet constituted by using the rectangular region partitioned by rows and columns as the minimum unit, creating the pattern file of a spread sheet form, and editing the pattern file.例文帳に追加

本発明は、パターンデータに基づいて生成した試験信号を被試験対象に与えて試験を行う半導体試験装置において、行および列によって区切られた矩形領域を最小単位として構成したスプレッドシートに前記パターンデータを記述し、スプレッドシート形式のパターンファイルを作成するとともに、前記パターンファイルを編集するパターンエディタ手段を備えたことを特徴とする。 - 特許庁

The semiconductor testing device including the top plate in contact with a prober, and a test head body for supporting the top plate in the floating state, also includes a fixing means provided between the top plate and the test head body, for fixing the top plate and the test head body after bonding operation between the prober and the top plate.例文帳に追加

プローバに接するトッププレ−トと、このトッププレ−トをフローティング支持するテストヘッド本体とを具備する半導体試験装置において、前記トッププレ−トと前記テストヘッド本体との間に設けられ前記プローバとトッププレ−トとの結合動作後に前記トッププレ−トと前記テストヘッド本体とを固定する固定手段を具備したことを特徴とする半導体試験装置である。 - 特許庁

A method for producing a probe test head for testing a semiconductor integrated circuit includes a step in which a plurality of probes 81 are defined for one or a plurality of masks, a step in which a plurality of probes are produced by using the masks, and a step in which a plurality of probes 81 are arranged by inserting them into the corresponding holes of a first die 42 and a second die 44.例文帳に追加

半導体集積回路をテストするためのプローブ・テスト・ヘッドを製造する方法は、１つ又は複数のマスクとして、複数のプローブ８１の形状を画成するステップと、該マスクを使用して、複数のプローブを製造するためのステップと、第１のダイ４２と第２のダイ４４内の対応するホールを通して複数のプローブ８１を配置するステップとを含んでいる。 - 特許庁

The semiconductor testing device comprises N-phase assembling means for multiplexing and assembling input phase splitting signals input by N-phase interleaving, as predetermined, and outputting them as one-phase time sharing multiplex signals and a N-phase disassembling means for outputting disassembled phase splitting signals disassembled and restored into parallel N-phases after receiving the time sharing multiplex signals from the N-phase assembling means.例文帳に追加

Ｎ相インターリーブで入力される各入力分相信号を所定に多重化合成して、１相の時分割多重信号として出力するＮ相合成手段を具備し、Ｎ相合成手段からの時分割多重信号を受けて、Ｎ相のパラレルに分解復元した分解分相信号を出力するＮ相分解手段を具備する半導体試験装置。 - 特許庁

The semiconductor device comprises a reset terminal inputting a reset control signal for resetting an internal circuit; a reset detection part generating, according to the input reset control signal, a reset release signal for releasing reset of the internal circuit; and a mode capture part retaining, based on the signal input to the reset terminal, a test mode for testing operations of the internal circuit.例文帳に追加

半導体装置は、内部回路をリセットするためのリセット制御信号を入力するリセット端子と、前記入力されたリセット制御信号に応じて、前記内部回路のリセットを解除するリセット解除信号を生成するリセット検出部と、前記リセット端子に入力される信号に基づいて、前記内部回路の動作をテストするテストモードを保持するモードキャプチャ部とを備える。 - 特許庁

The setup time of the semiconductor testing device 2 is abridged, and the evaluation time of a microcomputer 1 becomes shorter by providing in the microcomputer 1 having a built-in flash EEPROM 20, and a faulty bit measurement circuit 60 which measures the number of faulty bits corresponding to each verify electric potential of the flash EEPROM 20.例文帳に追加

フラッシュＥＥＰＲＯＭ２０を内蔵したマイクロコンピュータ１内にフラッシュＥＥＰＲＯＭ２０の各ベリファイ電位に対応して不良ビットの個数をそれぞれ計測する不良ビット測定回路６０を備え、これら不良ビットの個数を半導体テスト装置２に送ることにより、半導体テスト装置２のセットアップ時間を短縮しマイクロコンピュータ１の評価時間を短くしたことを特徴とする。 - 特許庁

The method for testing a semiconductor integrated circuit having a novolatile memory element and a peripheral circuit part other than the novolatile memory element comprises a first step for applying a high voltage to all memory cells in the novolatile memory element and a second step for imparting a test pattern to the peripheral circuit part other than the novolatile memory element while applying a high voltage wherein both steps are performed simultaneously.例文帳に追加

不揮発性記憶素子と不揮発性記憶素子以外の周辺回路部を備えた半導体集積回路の試験方法において、不揮発性記憶素子の全メモリセルに高々電圧を印加する第１のステップと、不揮発性記憶素子以外の周辺回路部に高電圧を印加しながら試験パターンを付与する第２のステップとを有し、上記両ステップを同時に実施する。 - 特許庁

This device is a semiconductor memory which has a test mode decoder 12 decoding plural input signals setting an operation mode for a test dedicated and generating a signal specifying an operation mode for a specific test dedicated and which can set operation modes for various tests, further the device has a pad 13 for testing a probe making the test mode decoder effective at the time of applying voltage.例文帳に追加

テスト専用の動作モードを設定する複数の入力信号をデコードし、特定のテスト専用の動作モードを指定する信号を発生するテストモードデコーダ１２を有して、各種テスト専用の動作モードを設定できるようにした半導体記憶装置であって、電圧が印加された時にテストモードデコーダ１２を有効にするプローブテスト用パッド１３を有している。 - 特許庁

A semiconductor testing apparatus comprises: a plurality of waveform shapers that shapes a driver waveform on the basis of a pattern signal and an edge signal; a driver timing generator that outputs the edge signal to each of the waveform shapers at specified timing; and a formatter that instructs the driver timing generator on the output timing of the edge signal and outputs the pattern signal independently to the plurality of waveform shapers.例文帳に追加

パタン信号とエッジ信号とに基づいてドライバ波形を整形する複数個の波形整形器と、指定されたタイミングでエッジ信号を各波形整形器に出力するドライバタイミング発生器と、ドライバタイミング発生器にエッジ信号の出力タイミングを指示するとともに、複数個の波形整形器に独立にパタン信号を出力するフォーマッタとを備えた半導体試験装置。 - 特許庁