「voltage reset」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

Moreover, even if the write voltage VD is small, the reset voltage VR is compensated by ΔV at least, a problem of decrease in contrast is also eliminated.例文帳に追加

また、書き込み電圧Ｖ_Dが小さくてもリセット電圧Ｖ_R はΔＶだけは少なくとも補償されることとなり、リセット不良に伴うコントラスト低下の問題も解消される。 - 特許庁

Then a reset operation of a pixel is started after making a gate voltage Vg of the MOS transistor T2 to be a constant voltage value by making the MOS transistor T5 to be on after giving a signal ϕRS.例文帳に追加

そして、信号φＲＳを与えてＭＯＳトランジスタＴ５をＯＮとすることで、ＭＯＳトランジスタＴ２のゲート電圧Ｖｇを一定の電圧値とした後、画素のリセット動作を開始する。 - 特許庁

In the state of holding a data line at a reference voltage, a switching TFT 20 turns on to turn a reset TFT 30 on and a current control TFT 26 off, thereby setting the threshold level voltage at the gate of the drive TFT 24.例文帳に追加

データラインを基準電圧に保持した状態で、スイッチングＴＦＴ２０がオンし、リセットＴＦＴ３０をオン、電流制御ＴＦＴ２６をオフすることで、駆動ＴＦＴ２４のゲートにしきい値電圧をセットする。 - 特許庁

A power supply level detection unit 23 compares a power supply divided voltage Vd with a reference voltage Vf and detects a power supply level L to start canceling a reset.例文帳に追加

電源レベル検出部２３は、電源分圧Ｖｄと参照電圧Ｖｆとを比較して、リセット解除を開始すべき電源レベルＬの検出を行う。 - 特許庁

Thus, a final voltage of a reset period can be generated using the power source for generating the scan voltage, the ΔV value can be variously realized, and low address discharge can be prevented more easily.例文帳に追加

これにより、スキャン電圧を生成する電源を通して、リセット期間の最終電圧を生成でき、多様にΔＶ値を実現でき、アドレス低放電を更に容易に防止できる。 - 特許庁

A pulse consisting of a section in which a pulse voltage is changed slowly and a section in which the pulse voltage is changed sharply is generated as a reset pulse which is to be applied on discharge cells in order to make the discharge cells of the plasma display panel perform resetting discharge.例文帳に追加

パルス電圧が緩やかに推移する区間と、急峻に推移する区間とからなるパルスを、プラズマディスプレイパネルの放電セルをリセット放電せしめるべく印加するリセットパルスとして生成する。 - 特許庁

When operating frequencies are high frequencies, or a power supply voltage is a low voltage, any pulse signal is not outputted to the counter 1 by a delay circuit 2 so that a microcomputer can be reset by this watch dog timer.例文帳に追加

遅延回路２は、動作周波数が高周波の場合、また電源電圧が低電圧の場合はパルス信号をカウンタ１へ出力しないことでマイクロコンピュータをリセットさせるウォッチドッグタイマである。 - 特許庁

A current/voltage conversion part 7 causes a gradation designation sink current generated by a data driver 3 to flow to signal lines Y_1 to Y_n in a selection period and applies a constant voltage to the signal lines Y_1 to Y_n in a reset period.例文帳に追加

は、電流電圧変換部７は、選択期間ではデータドライバ３で発した階調指定シンク電流を信号線Ｙ_１〜Ｙ_ｎに流し、リセット期間では定電圧を信号線Ｙ_１〜Ｙ_ｎに印加する。 - 特許庁

In the plasma display device and driving method thereof, a scan voltage is set to be lower than a reset minimum voltage in order to reduce a discharge delay time of an address discharge in an address period.例文帳に追加

プラズマ表示装置及びその駆動方法において、アドレス期間でアドレス放電の放電遅延時間を減らすために、走査電圧をリセット最低電圧より低く設定する。 - 特許庁

According to the above configuration, timing when a reset signal is generated or stopped is varied depending on rising of the power supply voltage Vdd and dropping of the power supply voltage Vdd.例文帳に追加

以上の構成によれば、電源電圧Ｖｄｄが上昇する場合と低下する場合とで、リセット信号が発生または停止するタイミングが異なる。 - 特許庁

To prevent a CPU from malfunctioning by resetting the CPU immediately in case of abnormal variation in battery voltage which can not be predicted while the CPU is not reset by mistake in the case of predictable variation in battery voltage.例文帳に追加

予め予想される電池電圧の変動に対しては誤ってＣＰＵをリセットすることがなく、一方で予め予想できない異常な電池電圧の変動に対しては、直ちにＣＰＵをリセットし、ＣＰＵの誤動作を防ぐようにする。 - 特許庁

With a voltage waveform applied to the L and C of the plus-side U, a reset discharge is generated by a display electrode pair (X-Y) and with a voltage waveform applied to the L and C of the opposite-side U, a scanning electrode (Y) is held at 0V.例文帳に追加

正側ＵのＬ及びＣに印加する電圧波形では、当該表示電極対（Ｘ−Ｙ）でリセット放電を発生させ、逆側ＵのＬ及びＣに印加する電圧波形では、走査電極（Ｙ）を０Ｖにする。 - 特許庁

The reset circuit equipped with a delay circuit (timer 12) having a plurality of counter circuits (counters C1-C3) for counting the clock signals is constituted so that the delay time of a reset signal indicating the reset release can be changed by changing the number of stages of the counter circuits for counting the clock signals according to the voltage applied to a predetermined external terminal (terminal P4).例文帳に追加

クロック信号を計数する複数のカウンタ回路（カウンタＣ１〜Ｃ３）を有する遅延回路（タイマー部１２）を備えたリセット回路において、所定の外部端子（端子Ｐ４）に印加される電圧に応じて、前記クロック信号を計数する前記カウンタ回路の段数を変更させ、リセット解除を示すリセット信号の遅延時間を変更可能に構成した。 - 特許庁

When operation voltage is momentarily shut off, an initializing transistor 13 is turned on by an inverter part 24, so that electric charge charged in a capacitor 11b in a reset signal generation part 10 is discharged to ground through the initializing transistor 13 and a reset signal is generated by the reset signal generation part 10.例文帳に追加

動作電圧が瞬断した場合、インバータ部２４によって初期化用トランジスタ１３がオンされることで、この初期化用トランジスタ１３を介してリセット信号生成部１０のコンデンサ１１ｂに充電された電荷がグランドに放電されることでリセット信号生成部１０にてリセット信号が生成される。 - 特許庁

When an ignition switch signal IGSW is input to a main relay circuit 6, Meanwhile, the power supply monitor IC 5 supplies a supply voltage Vcc to a CPU 1 and also outputs a reset cancel signal RESET to an AND circuit 8 a certain time later, and after the FPGA2 outputs a configuration completion signal, the AND circuit 8 inputs an ON signal to a reset cancel signal input terminal of the CPU 1.例文帳に追加

一方、イグニッションスイッチ信号ＩＧＳＷがメインリレー回路６に入力されると、電源監視ＩＣ５がＣＰＵ１に電源電圧Ｖｃｃを供給するとともに、一定時間後にリセット解除信号ＲＥＳＥＴをＡＮＤ回路８に出力し、ＦＰＧＡ２がコンフィグ完了信号を出力した後、ＡＮＤ回路８がＣＰＵ１のリセット解除信号入力端子にオン信号を入力する。 - 特許庁

A reset current improving circuit is provided, of which the switching device is turned on so as to flow via the switching device, without flowing through the saturable reactor, and the current other than the reset current from at least the reset current supply circuit part, immediately after the voltage applied to an input terminal of the magnetic amplifier, is inverted to negative side.例文帳に追加

磁気増幅器の入力端に印加される電圧が負側に反転した直後の、少なくともリセット電流供給回路部からのリセット電流以外の電流を、可飽和リアクトルに流さずに、スイッチング素子を介して流すようにするためにスイッチング素子をオンとするリセット電流改善回路部を設ける。 - 特許庁

Low reset noise is achieved by parametrically changing the voltage dependent capacitance of the charge detection node in such a manner that during reset the charge detection node capacitance is low while during sensing and integration cycles the charge detection node capacitance is high.例文帳に追加

低いリセットノイズは、電荷検出ノードの電圧依存キャパシタンスをパラメーター的に変化させることによって達成され、その結果、リセットされる間、電荷検出ノードキャパシタンスは低くなり、その代わりに、感知及び集積サイクルの間、電荷検出ノードキャパシタンスは高くなる。 - 特許庁

The drive control circuit performs address drive control to selectively turn on a cell in each subfield, sustain drive control to generate sustain discharge to the turned-on cell, and reset drive control to apply a ramp waveform pulse voltage to the Y display electrode and reset electric charge on the electrodes.例文帳に追加

そして，駆動制御回路は，各サブフィールドにおいて選択的にセルを点灯するアドレス駆動制御と，点灯セルにサステイン放電を発生させるサステイン駆動制御と，Ｙ表示電極に鈍波パルス電圧を印加して電極上の電荷をリセットするリセット駆動制御とを行う。 - 特許庁

The initialization conditions and the rewrite conditions (herein, reset conditions) are changed according to an operation by selecting a current mirror circuit according to the operation and by a control mechanism of reset current in a voltage select circuit and the current mirror circuit.例文帳に追加

カレントミラー回路を動作に応じて選択するとともに、電圧選択回路とカレントミラー回路におけるリセット電流の制御機構により、初期化条件及び書き換え条件（ここでは、リセット条件）を動作に応じて変更する。 - 特許庁

A reset control circuit outputs a signal to the buffer circuit during a reset period to supply the first voltage to the one end of the ferroelectrics capacitor, turns off the first switch circuit, and outputs a first switch control signal to turn on the second switch circuit.例文帳に追加

リセット制御回路は、リセット期間にバッファ回路に信号を出力することで強誘電体キャパシタの一端に第１電圧を与えるとともに、第１スイッチ回路をオフし、第２スイッチ回路をオンする第１スイッチ制御信号を出力する。 - 特許庁

To prevent an air conditioning apparatus from stopping again by a voltage drop resulting from restarting of plural air conditioning apparatus simultaneously at a time of an automatic reset after a reset of power supply.例文帳に追加

復電後の自動復帰の際に複数台の空気調和装置が同時に再起動して電圧降下によって空気調和装置が再度停止することを防止する空気調和装置の運転制御方法と空気調和装置を提供することを目的とする。 - 特許庁

Low reset noise is achieved by parametrically changing the voltage dependent capacitance of a charge detection node in such a manner that during reset the charge detection node capacitance is low while during sensing and integration cycles the charge detection node capacitance is high.例文帳に追加

低いリセットノイズは、電荷検出ノードの電圧依存キャパシタンスをパラメーター的に変化させることによって達成され、その結果、リセットされる間、電荷検出ノードキャパシタンスは低くなり、その代わりに、感知及び集積サイクルの間、電荷検出ノードキャパシタンスは高くなる。 - 特許庁

The CPU 12 is configured to ignore the establishment of a starter stop condition until a prescribed starter stop condition ignoring time elapses from a reset return when the CPU 12 is reset during the drive of the starter 17 due to a source voltage drop.例文帳に追加

スタータ１７の駆動中にＣＰＵ１２が電源電圧低下等によりリセットされた場合に、そのリセット復帰から所定のスタータ停止条件無視期間が経過するまで該ＣＰＵ１２がスタータ停止条件の成立を無視するように構成している。 - 特許庁

An amplifying transistor 23 is caused to form a source follower circuit by connecting a current source 15 to a vertical signal line without applying a bias voltage thereto when an FD is reset, and the FD is connected to a power supply by turning a reset transistor 22 on.例文帳に追加

ＦＤのリセット時では垂直信号線にバイアス電圧を印加せず、垂直信号線に電流源１５を接続して増幅トランジスタ２３にソースフォロワ回路を構成させてリセットトランジスタ２２をオンしＦＤを電源に接続する。 - 特許庁

When a reset signal is added to main CPU 10 from a reset circuit 62 due to the voltage drop of a battery 56 during the recording of a picture to a memory card 46, main CPU 10 records and holds the operation situation (in the middle of recording to the memory card) of the camera in SRAM 16 and turns off camera power.例文帳に追加

メモリカード４６への画像記録中に電池５６の電圧低下等によりリセット回路６２からリセット信号がメインＣＰＵ１０に加えられると、メインＣＰＵ１０はカメラの動作状況（メモリカードへの記録中）をＳＲＡＭ１６に記録保持したのちカメラ電源をＯＦＦにする。 - 特許庁

During the reset operation to reset the terminal voltage of the capacitor C1 to a prescribed potential, the TFT (Tr5) is controlled to an off state and acts to prevent the excess currents by the operation of the TFT (Tr2) for driving from being applied to the EL element E1.例文帳に追加

前記コンデンサＣ１ の端子電圧を所定の電位にリセットさせるリセット動作時には、ＴＦＴ（Ｔｒ５）がオフ状態に制御されて、駆動用ＴＦＴ（Ｔｒ２）の動作による過剰な電流がＥＬ素子Ｅ１ に与えられるのを防止するように動作する。 - 特許庁

Display lines where black is displayed throughout are detected on the basis of an input image signal, and a reset pulse having a lower peak voltage value than that of a reset pulse to be applied to row electrodes belonging to the other display lines is applied to row electrodes belonging to the detected black display lines.例文帳に追加

入力映像信号に基づき１表示ライン上が全て黒表示となる表示ラインを検出し、この黒表示ラインに属する行電極には、それ以外の表示ラインに属する行電極に印加すべきリセットパルスに比してそのピーク電圧値が低いリセットパルスを印加する。 - 特許庁

Provided are reset dummy cells 121, ..., which vary the load capacity of a dummy read line DRD according to stored information, and storage information is set for the reset dummy cells 121, ..., in accordance with use environment, i.e. temperature conditions, voltage conditions, etc.例文帳に追加

記憶した情報に応じて、ダミーリード線ＤＲＤの負荷容量を変化させるリセットダミーセル１２１…が設けられ、リセットダミーセル１２１…に対し、温度条件、電圧条件などの使用環境に応じて記憶情報が設定される。 - 特許庁

Then, when this current value and the power value calculated from the input voltage value of a lamp drive circuit LD come to the set values, reset pulses are outputted from the calculation result output terminal of a constant power arithmetic circuit M, and the flip flop circuit FF is reset, the switching element Q1 is turned off.例文帳に追加

そして、この電流値とランプドライブ回路ＬＤの入力電圧値から演算された電力値が設定値になると、定電力演算回路Ｍの演算結果出力端子からリセットパルスが出力され、フリップフロップ回路ＦＦがリセットされ、スイッチング素子Ｑ１はオフとなる。 - 特許庁

In Fig.1(a), before a reset TFT switch 5 and a lighting TFT switch 2 trigger the action of resetting Vth of the OLED driving TFT 3, a pre-charge TFT switch 7 supplies a pre-charge voltage to shorten the reset time.例文帳に追加

図１（ａ）において、リセットＴＦＴスイッチ５と点灯ＴＦＴスイッチ２によるＯＬＥＤ駆動ＴＦＴ３のＶｔｈをリセットする動作をする前に、プリチャージＴＦＴスイッチ７からプリチャージ電圧を供給して、リセット時間を短縮する。 - 特許庁

To provide a power source detecting circuit for reducing a power supply to a reset means by switching an input signal to the reset means from High level to Low level in association with a decrease in a power source voltage, and a method for detecting the power source.例文帳に追加

本発明の課題は、電源電圧の低下に伴って、リセット手段への入力信号をHighレベルからLowレベルに切り替えることにより、リセット手段への電源供給を低減した電源検出回路、及び電源検出方法を提供することである。 - 特許庁

To provide a power-on reset circuit that outputs a reset signal which is accurate and highly reliable in any case to various power supply forms in a contact interface operable in a plurality of power supply voltage specifications and a combination-type IC card provided with a non-contact interface.例文帳に追加

複数の電源電圧仕様で動作可能な接触インタフェースと、非接触インタフェースを備えたコンビ型ＩＣカードにおいて、様々な電力供給形態に対して、何れの場合であっても確実で信頼性の高いリセット信号を出力するパワーオンリセット回路を提供する。 - 特許庁

When the CPU 7 detects the input of the divided voltage through the interrupt processing or the like, the CPU 7 drives a reset drive coil 1cr of the latch relay 1 to throw changeover relay contacts 1A, 1B connected to common terminals 1Ac, 1Bc to the positions of reset terminals 1Aa, 1Ba thereby connecting the telephone set to the telephone line.例文帳に追加

ＣＰＵ７は該分圧電圧を割り込み処理等で検出すると、ラッチングリレー１のリセット駆動コイル１ｃｒを駆動し、ラッチングリレー１の切り替えリレー接点１Ａ，１Ｂの共通端子１Ａｃ，１Ｂｃをリセット端子１Ａａ，１Ｂａ側に接続し、電話機を電話回線に接続する。 - 特許庁

The signal-output circuit SOUT determines the current Ireset on the basis of a current Ifwd+Ibld which is held by the current-holding circuit IMEM, and the reset pulse-control circuit RSTCTL stops the application of the reset voltage Vreset to the selected bit line BL on the basis of the signal FLGRST.例文帳に追加

信号出力回路ＳＯＵＴは、電流保持回路ＩＭＥＭにより保持された電流Ｉｆｗｄ＋Ｉｂｌｄに基づき電流Ｉｒｅｓｅｔを決定し、リセットパルス制御回路ＲＳＴＣＴＬは信号ＦＬＧＲＳＴに基づき選択ビット線ＢＬへのリセット電圧Ｖｒｅｓｅｔの印加を停止する。 - 特許庁

When the VSL voltage value is reduced further to be a prescribed value (+9 V in this example), the output of a system reset circuit which is mounted on a main baseboard or a discharge control baseboard becomes low and, then, a CPU and a discharge control CPU are made to be a system reset state.例文帳に追加

ＶSLの電圧値がさらに低下して所定値（この例では＋９Ｖ）にまで低下すると、主基板や払出制御基板に搭載されているシステムリセット回路の出力がローレベルになり、ＣＰＵおよび払出制御用ＣＰＵがシステムリセット状態になる。 - 特許庁

A non-illustrated voltage source or current source is connected to a source of a transistor 9 in a reset circuit 3 and by turning on and off the transistor 9 at the interval of a predetermined term, the chaos generating circuit 2 is reset to desired initial conditions, thereby stabilizing an output of the chaos generating circuit 2.例文帳に追加

リセット回路３のトランジスタ９のソースには、図示しない電圧源又は電流源が接続され、トランジスタ９を所定の周期ごとにオンオフすることによって、カオス生成回路２を所望の初期条件にリセットして、カオス生成回路２の出力を安定化する。 - 特許庁

The active clamp DC/DC converter adjusts a dead time A from turn-off of a reset switching element 61 to turn-on of a main switching element 51 based on a voltage Vmos applied to the main switching element 51 just before turn-off of the reset switching element 61.例文帳に追加

リセットスイッチング素子６１がオフする直前にメインスイッチング素子５１にかかる電圧Ｖｍｏｓに基づいて、リセットスイッチング素子６１がオフしてからメインスイッチング素５１子がオンするまでのデッドタイムＡを調整する。 - 特許庁

Consequently, the holding capacitor C1 is reset to a reset voltage above Vdd-Vth and a driving transistor Qd is turned off to cut off current supply to the organic EL element 21, which therefore stops emitting light.例文帳に追加

これにより、保持キャパシタＣ１はＶｄｄ−Ｖｔｈ以上のリセット電圧にリセットされて、駆動用トランジスタＱｄはオフ状態となり、有機ＥＬ素子２１への電流の供給が遮断されるので、有機ＥＬ素子２１の発光が停止する。 - 特許庁

When the operation voltage is boosted, the initializing transistor 13 is turned off by the inverter part 24, the charging of the capacitor 11b is restarted and a reset release signal is outputted again from the reset signal generation part 10.例文帳に追加

そして、動作電圧が上昇することにより、インバータ部２４によって初期化用トランジスタ１３がオフされることで、コンデンサ１１ｂの充電が再開され、リセット信号生成部１０から再びリセット解除信号が出力される。 - 特許庁

When powered on, a reset circuit 62, that detects a power supply voltage, outputs a reset signal R to a control circuit 61 of an engine substrate 16, thereby initializing a circuit within the engine substrate 16, without having to wait for the initialization of a control circuit 52 of a main substrate 15.例文帳に追加

電源投入時には、電源電圧を検知したリセット回路６２が、エンジン基板１６の制御回路６１に対してリセット信号Ｒを出力するので、メイン基板１５の制御回路５２の初期化を待つことなく、エンジン基板１６内の回路の初期化が可能である。 - 特許庁

A delay circuit is provided, for acquiring an output of the voltage drop immediately by a determination output from the comparator, and acquiring a power recovery determination output by performing delay processing of a fixed time T to reset (power recovery) of the determination output, when detecting power recovery by output reset of the comparator.例文帳に追加

比較器の出力復帰で復電検出を行う場合、該比較器の判定出力で直ちに電圧低下の出力を得、かつ該判定出力の復帰（復電）に対して一定時間Ｔの遅延処理を行って復電判定出力を得る遅延回路を設ける。 - 特許庁

When the voltage value of VSL further decreases and reaches a specific value (+9 V in this example), the output of a system reset circuit mounted to a main substrate and a pun out control substrate reaches a low level, and a CPU and a CPU for pun out control are subjected to system reset state.例文帳に追加

ＶSLの電圧値がさらに低下して所定値（この例では＋９Ｖ）にまで低下すると、主基板や払出制御基板に搭載されているシステムリセット回路の出力がローレベルになり、ＣＰＵおよび払出制御用ＣＰＵがシステムリセット状態になる。 - 特許庁

To provide a solid state imaging apparatus capable of making an operation state in a photoelectric converting unit after reset to be a constant state irrespective of incident light amount by changing a bias voltage to be given to the photoelectric converting unit at the time of reset.例文帳に追加

本発明は、リセット時に光電変換部に与えるバイアス電圧を変化させることでリセット後の光電変換部における動作状態を入射光量にかかわらず一定の状態とすることのできる固体撮像装置を提供することを目的とする。 - 特許庁

To provide a reset method and reset circuit for carrying out digital signal processing by receiving the operation voltage from a plurality of power sources with different voltages (for example, +3.3V and +5V) and for reliably initializing a plurality of circuits connected to each other by signal lines regardless of power-on time difference.例文帳に追加

異なる電圧（例えば、＋３．３Ｖおよび＋５Ｖ）の複数の電源から動作電圧の供給を受けてデジタル信号処理動作すると共に信号線で相互接続された複数の回路を、電源の投入時間差に拘らず確実に初期化するリセット方法およびリセット回路を提供する。 - 特許庁

A comparator 4a compares a divided voltage VS generated by dividing the power supply voltage VCC with at least either one of the reference voltage VREF 1 or 2, when the power supply voltage VCC rises to reach the reference voltage VREF 1 after power application, and outputs the power supply voltage VCC as the reset signal.例文帳に追加

比較器４ａは、電源電圧ＶＣＣを分圧して生成される分圧電圧ＶＳと基準電圧ＶＲＥＦ１又は２の少なくともいずれか一方とを比較し、電源投入後に電源電圧ＶＣＣが上昇して基準電圧ＶＲＥＦ１に達すると、リセット信号として電源電圧ＶＣＣを出力する。 - 特許庁