「voltage reset」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

To provide a drive control method for photosensor system that can realize an image reader with high reliability by decreasing the voltage amplitude of a reset pulse applied to a photosensor to simplify the device configuration, thereby suppressing the deterioration of element characteristics.例文帳に追加

フォトセンサに印加されるリセットパルスの電圧振幅を低減させて、装置構成の簡略化を図りつつ、素子特性の劣化を抑制して信頼性の高い画像読取装置を実現することができるフォトセンサシステムの駆動制御方法を提供する。 - 特許庁

In case its absolute value becomes excessive, or comes to be a specified threshold value Ith or higher, a DC/AC inverter 21 is controlled so that a reset control unit 24 and a drive pulse generating circuit 28 resume operation when the AC output voltage Vacout once becomes 0 V.例文帳に追加

また、その絶対値が所定のしきい値Ｉth以上となって過大となった場合には、リセット制御部２４および駆動パルス発生回路２８が、交流出力電圧Ｖacoutが一旦０Ｖとなってから動作が再開するよう、ＤＣ／ＡＣインバータ２１を制御する。 - 特許庁

The plasma display device includes a plasma display panel 400 having a scan electrode formed thereon; and a scan driver 38 provided with a common voltage source making common voltages of a set up bias voltage and a set down pulse voltage applied to the scan electrode during a reset period, a scan pulse voltage applied to the scan electrode during an address period, and a sustaining pulse voltage applied to the scan electrode during a sustaining period.例文帳に追加

本発明によるプラズマディスプレイ装置は、スキャン電極が形成されたプラズマディスプレイパネル400と、リセット期間中、前記スキャン電極に印加されるセットアップバイアス電圧とセットダウンパルス電圧、アドレス期間中、前記スキャン電極に印加されるスキャンパルス電圧、及びサステイン期間中、前記スキャン電極に印加されるサステインパルス電圧の各電圧を共通にする共通電圧源を備えるスキャン駆動部38を含むことを特徴とする。 - 特許庁

Further, when the power supply voltage falls to a specified voltage, stop signals by reset signals are inputted from the power monitoring circuit to either one of a game control microcomputer 560 and a microcomputer 370 for putout control, and the stop signals are outputted from one microcomputer to the other microcomputer.例文帳に追加

さらに、電源電圧が特定の電圧に低下したときに、遊技制御マイクロコンピュータ５６０および払出制御用マイクロコンピュータ３７０のうちのいずれか一方のマイクロコンピュータに対してリセット信号による停止信号を電源監視回路から入力し、その停止信号を一方のマイクロコンピュータから他方のマイクロコンピュータに出力する。 - 特許庁

At least one electrode of a pair of electrodes of the medium 2 is divided into a plurality of striped sub-electrodes along the longitudinal direction of the light irradiation bar 12, and an image forming voltage or a reset voltage is applied between a sub-electrode 241 on the position covered with the light irradiation bar 12 and an electrode 25 opposite thereto.例文帳に追加

媒体２の一対の電極のうち少なくとも片方の電極は光照射バー１２の長手方向に沿ったストライブ形状の複数のサブ電極に分割されており、光照射バー１２により覆われる位置のサブ電極２４１およびそれに対向する電極２５の間に画像形成電圧またはリセット電圧が印加される。 - 特許庁

From a plurality of stage position information sampled at a constant time interval, a tracking correction coefficient (=stage movement amount/sampling time) equal to a momentary stage speed is detected, and the stage speed data is inputted in an integrator, and while controlling so that the integrator is reset for each sampling, a final output voltage is added to a beam polarization voltage for correcting a beam position.例文帳に追加

一定の時間間隔でサンプリングされた複数のステージ位置情報から瞬間的なステージ速度と等価のトラッキング補正率（＝ステージ移動量／サンプリング時間）を検出し、そのステージ速度データを積分器に入力して、サンプリング毎に積分器がリセットされるように制御しつつ、最終の出力電圧をビーム偏向電圧に加算してビーム位置を補正する。 - 特許庁

In a power supply circuit for a pulse laser comprising a two-stage magnetic pulse compressing circuit, a reset circuit RC, and a regenerating circuit, a series circuit (voltage limiting circuit) of a diode D2, a Zener diode ZD1 as a voltage limiting element, and a switch SW2 is connected to a secondary side of a setup transformer TC1 in parallel.例文帳に追加

２段の磁気パルス圧縮回路と、リセット回路ＲＣと、回生回路を有するパルスレーザ用電源回路において、昇圧トランスＴＣ１の２次側に、に並列にダイオードＤ２、電圧制限素子であるツェナーダイオードＺＤ１、スイッチＳＷ２の直列回路（電圧制限回路）を接続する。 - 特許庁

When a high potential enable signal E2 supplied to a gate terminal of a transistor P40 of which the drain terminal is connected to the gate terminal of the transistor P41 rises to a normal voltage in a high level signal, a reset circuit 21 supplies the high level signal to the latch circuit 23 and stops the application of the voltage through the connecting node PG to the gate terminal of the transistor P41.例文帳に追加

トランジスタＰ４１のゲート端子にドレイン端子が接続されているトランジスタＰ４０のゲート端子に供給される高電位イネーブル信号Ｅ２がハイレベル信号時の正常電圧まで立ち上がると、リセット回路２１はラッチ回路２３にハイレベル信号を供給して、接続ノードＰＧを介してのトランジスタＰ４１のゲート端子への印加を停止する。 - 特許庁

During the reset time, a voltage having a level corresponding to a digital signal of significant bits, is given to one electrode (first electrode) of the capacitance to charge it, in write time, a voltage having a level corresponding to a digital signal of less significant bits is given to the other electrode (second electrode) of the capacitance to charge it.例文帳に追加

そして、リセット期間に、上位ビットのデジタル信号に対応する高さの電圧を、該容量の一方の電極（第１電極）に与えることで該容量を充電し、書き込み期間に、下位ビットのデジタル信号に対応する高さの電圧を、該容量のもう一方の電極（第２電極）に与えることで該容量を充電することを考えた。 - 特許庁

The second writing operation includes setting the voltage signal input terminal E at a second potential, opening the switch Sw 2, and closing the switches Sw 5a and Sw 5b to pass current as a reset signal to the driving control element Tr, then opening the switch Sw 5b and thereafter setting the voltage signal input terminal E at the potential corresponding to the video signal.例文帳に追加

第２書き込み動作は、電圧信号入力端子Ｅを第２電位に設定するとともにスイッチＳｗ２を開き且つスイッチＳｗ５ａ及びＳｗ５ｂを閉じて、駆動制御素子Ｔｒにリセット信号としての電流を流し、次いで、スイッチＳｗ５ｂを開き、その後、電圧信号入力端子Ｅを映像信号に対応した電位に設定することを含む。 - 特許庁

A data voltage corresponding to a gradation signal supplied to the data line 8 is written into a retention capacitance 7 via the coupling capacitance 6, at the same time, the reset transistor 4 is turned on while the selective transistor 3 and the light emission control transistor 5 are turned off and a correction voltage in accordance with mobility of the driving transistor 2 is written into the coupling capacitor.例文帳に追加

データライン８に供給される階調信号に対応するデータ電圧をカップリング容量６を介し、保持容量７に書き込むとともに、選択トランジスタ３および発光制御トランジスタ５をオフとした状態でリセットトランジスタ４をオンして駆動トランジスタ２の移動度に応じた補正電圧を前記カップリングコンデンサ６に書き込む。 - 特許庁

Next, a reset control TFT 26 and the short-circuit TFT 28 are turned off and the control TFT 30 is turned on and thereby, the gate voltage of the drive TFT 24 is shifted by the voltage of video signal of a data line DL and as a result thereof, the drive TFT 24 turns on to supply the drive current to the organic EL element 32.例文帳に追加

次に、リセット制御ＴＦＴ２６、短絡ＴＦＴ２８をオフし、制御ＴＦＴ３０をオンすることで、データラインＤＬのビデオ信号の電圧により駆動ＴＦＴ２４のゲート電圧がシフトされ、これによって駆動ＴＦＴ２４がオンして有機ＥＬ素子３２に駆動電流が供給される。 - 特許庁

The unit pixel 11 includes a photoelectric conversion element 12, a transfer transistor 13 for transferring a signal charge of the photoelectric conversion element 12 to a detection part 16, a reset transistor 15 for setting the voltage of the detection part 16 in the voltage of a power supply terminal 17, and an amplification transistor 14 for amplifying a signal charge amount of the detection part 16 and reading out the amplified signal charge amount.例文帳に追加

単位画素１１は、光電変換素子１２と、光電変換素子１２の信号電荷を検出部１６に転送する転送トランジスタ１３と、検出部１６の電圧を電源端子１７の電圧に設定するリセットトランジスタ１５と、検出部１６の信号電荷量を増幅して読み出す増幅トランジスタ１４とを含む。 - 特許庁

A switch element (51) comprising single channel type MOS transistors are provided at the halfway of a path in which high voltage (EXWL) supplied to a memory array (10) from an external terminal when a test is transmitted, it is not necessary that supply voltage is reset without omission during a test by turning off the switch element (51) at switching a word line.例文帳に追加

テスト時に外部端子からメモリアレイ（１０）に供給される高電圧（ＥＸＷＬ）を伝達する経路の途中に単一チャネル型のＭＯＳトランジスタからなるスイッチ素子（５１）を設け、ワード線切換え時に該スイッチ素子をオフさせることでテスト中にいちいち供給電圧をリセットする必要をなくした。 - 特許庁

After an applied voltage is raised or lowered rapidly enough to cause strong discharge in a reset section, an electrode is floated and then the level of a voltage applied into a discharge space during the discharge is made low to make the discharge disappear by itself, controlling wall charges in detail.例文帳に追加

本発明によれば、リセット区間で強放電が起こる程度に印加電圧を急速に上昇または下降させた後、電極をフローティングさせることにより、放電進行中に放電空間の内部に印加される電圧の大きさを小さくして放電が自ら消滅するようにして、壁電荷を微細に制御する。 - 特許庁

When the excessive light enters the CCD1 and its OB part transfer charge overflows, the charge overflowing to the OB part is discharged to a reset drain RD side by applying the clock voltage or the DC level to the electrode (output gate OG) adjacent to the charge voltage converter, and the false OB level substantially equal to the black level is generated.例文帳に追加

過大光がＣＣＤ１に入射してそのＯＢ部に転送電荷があふれた場合に、電荷電圧変換部に隣接する電極(アウトプットゲートＯＧ)へのクロック電圧または直流レベルの印加によって、そのＯＢ部に溢れ出した電荷がリセットドレインＲＤ側に排出され、黒レベルと略等しい擬似ＯＢレベルが生成される。 - 特許庁

The switching converter includes a main switching element Q2 connected with the primary winding 100a of a transformer 100 and controlling application of input voltage, and a switching element Q1 for active clamp which performs switching operation alternately with the main switching element Q2 and clamps the reset voltage of the transformer 100.例文帳に追加

スイッチングコンバータは、トランス１００の一次側巻線１００ａに接続されて入力電圧の印加を制御するメインスイッチング素子Ｑ２と、このメインスイッチング素子Ｑ２と交互に開閉動作してトランス１００のリセット電圧をクランプするアクティブクランプ用スイッチング素子Ｑ１とを備える。 - 特許庁

A regulator 100 comprises a soft start circuit 120 which gradually increases a reference voltage input to an error amplifier 110 from 0 V to a reference voltage and a soft start reset circuit 130 which monitors input of the error amplifier 110 and restarts again the soft start circuit 120 at the time of the short circuit of an output terminal Vo.例文帳に追加

レギュレータ１００は、エラーアンプ１１０に入力される基準電圧を、０Ｖから基準電圧まで徐々に立ち上げるソフトスタート回路１２０と、エラーアンプ１１０の入力を監視し、出力端子Ｖｏの出力ショート時、ソフトスタート回路１２０を再度、ソフトスタートさせるソフトスタートリセット回路１３０とを備える。 - 特許庁

A signal voltage and a reference voltage are outputted, based on an initialization signal from a shift resistor, a reset signal, a read signal, and a bit selection signal.例文帳に追加

光電変換装置の一部を構成するＰ型半導体基板上の光センサで受光され、光電変換された電荷を伝達する伝達回路にＮｃｈトランジスタのみで構成された光電変換回路とその出力回路をソースフォロア回路を用いて構成し、シフトレジスタからの初期化信号、リセット信号、読み出し信号及びビット選択信号に基づき、シグナル電圧と基準電圧とを出力した。 - 特許庁

The plasma display apparatus and driving method are characterized in that, when an image is displayed with one sub-field divided to a reset period, an address period and a sustain period, the point of the time of application of a sustain voltage of the second sustain pulse applied on the one sustain period of the subfield is different from the time of application of the sustain voltage of the other first sustain pulse.例文帳に追加

本発明によるプラズマディスプレイ装置及び駆動方法は、一つのサブフィールドがリセット期間と、アドレス期間と、サステイン期間とに分けられて画像が表現される時、前記一つのサブフィールドのサステイン期間に印加される第２サステインパルスのサステイン電圧印加時点は、他の第１サステインパルスのサステイン電圧印加時点と異なることを特徴とする。 - 特許庁

To provide a power source state sensing device that can make the actual power source state of the vehicle and a power source state that can be recognized with a power source control part 6 match each other when the power source control part 6 is reset after a user lastly changes a power source state of a vehicle, and the voltage of a battery 10 is lower than a writable voltage of an EEPROM2.例文帳に追加

最後にユーザが車両の電源状態を変化させた際のバッテリ１０の電圧がＥＥＰＲＯＭ２の書き込み可能電圧より低く、その後に電源制御部６がリセットされた際にも実際の車両の電源状態と電源制御部６で認識される電源状態とを一致させることのできる電源状態検出装置を提供する。 - 特許庁

Even if a transistor PM1 is turned on by noise superimposed on a power-on reset signal, and in a node 5, a voltage level increases only little by little by a circuit time constant of resistors R1 to Rn and static capacitative elements C1 to Cn, and an Lo signal with no fluctuation in a voltage level is output to a Schmidt input buffer 19 of the next stage.例文帳に追加

パワーオンリセット信号に重畳したノイズによってトランジスタＰＭ１がＯＮしても、ｎｏｄｅ５は、抵抗Ｒ１〜Ｒｎと静電容量素子Ｃ１〜Ｃｎとの回路時定数により、電圧レベルが徐々にしか上昇しないことになり、次段のシュミット入力バッファ１９には電圧レベルの変動がないＬｏ信号が出力される。 - 特許庁

The plasma display apparatus comprises: a plasma display panel comprising a scan electrode and a sustain electrode; a scan driver for applying a negative voltage to the scan electrode before a reset period when the scan electrode is applied with a positive voltage; and a sustain driver for applying a positive voltage to the sustain electrode while the scan electrode is applied with a negative voltage.例文帳に追加

本発明に係るプラズマディスプレイ装置においては、スキャン電極とサステイン電極が形成されたプラズマディスプレイパネルと、前記スキャン電極に正極性電圧が印加されるリセット期間の以前に負極性電圧を印加するスキャン駆動部と、前記スキャン電極に負極性電圧が印加される間に前記サステイン電極に正極性電圧を印加するサステイン駆動部と、を含むことを特徴とする。 - 特許庁

Before addressing, reset processing for equalizing the charges of all cells by applying gradually increasing voltage across a reference potential line and scan electrodes, and when addressing, selection voltage Vya1 having the same polarity as the finally applied voltage Vyr2 and being higher than it in the absolute value by a potential difference ΔVy is applied across the scan electrodes corresponding to a selection line and the reference potential line.例文帳に追加

アドレッシングに先立って、基準電位線とスキャン電極との間に漸増波形電圧を印加することによって全てのセルの電荷を均等化するリセット処理を行い、アドレッシングに際して、選択ラインに対応したスキャン電極と基準電位線との間に、リセット処理における最終印加電圧Ｖｙｒ２と同極性でかつそれよりも電位差ΔＶｙだけ絶対値が大きい選択電圧Ｖｙａ１を印加する。 - 特許庁

After an asymmetric cell is formed so that a 100 mV or higher switching threshold voltage difference to bistable and different stable states is generated and is reset to a stabler state, gradations are displayed by switching to an unstable state, and an non-holding type display is performed by arranging an non-displaying period before or after a displaying period and applying voltage reversed in polarity instead of voltage applied for the displaying period.例文帳に追加

双安定性で且つ相異なる安定状態へのスイッチングしきい値電圧に１００ｍＶ以上の差を生じるように、非対称セルを構成し、より安定な状態へリセットした後、不安定な状態へのスイッチングによって階調表示を行い、該表示を行う期間の前或いは後に、非表示期間を設けて、上記表示期間に印加した電圧をは極性の反転した電圧を印加することによって、非ホールド型表示を行う。 - 特許庁

The apparatus comprises; a plasma display panel including a scan electrode and a sustain electrode; and a controller, between a reset pulse and a scan pulse having negative polarity, for applying a negative waveform and a positive waveform to the scan electrode and applies a sustain bias voltage to the sustain electrode during application of the negative waveform to the scan electrode.例文帳に追加

本発明は、スキャン電極とサステイン電極を備えるプラズマディスプレイパネルと、リセットパルスと負極性を有するスキャンパルスとの間に負極性波形及び正極性波形をスキャン電極に印加し、前記負極性波形がスキャン電極に印加される間、サステインバイアス電圧をサステイン電極に印加する制御部と、を含む。 - 特許庁

To provide a sampling device which materializes fast readout and extend a readout period of an output voltage VS by setting the relationship of fϕ1=fϕ2=2×fRS=2×fCP when frequencies of pixel transferring clocks ϕ1 and ϕ2, a reset pulse RS, and a clamp pulse CP are fϕ1, fϕ2, fRS, and fCP, respectively, wherein an error is reduced in high resolution.例文帳に追加

画素転送用クロックφ１，φ２と、リセットパルスＲＳと、クランプパルスＣＰとの周波数を、それぞれｆφ１，ｆφ２；ｆＲＳ，ｆＣＰとするとき、ｆφ１＝ｆφ２＝２・ｆＲＳ＝２・ｆＣＰの関係とすることで、高速読出しを実現しかつ出力電圧ＶＳの読出し期間を長くできるようにしたサンプリング装置において、高解像に誤差を低減する。 - 特許庁

Further, image data is displayed at a pixel of the liquid crystal panel 40 with memory effect during three scanning periods such as a correction period for correcting the alternation, a reset period for resetting the image, and a selection period for writing new image, and in the three scanning periods, the voltage to be applied between the scanning electrode and the signal electrode is made completely alternating.例文帳に追加

そして、交流化を補正する補正期間と、画面をリセットするリセット期間と、新たな画像を書き込む選択期間との３走査期間によりメモリ性液晶パネル４０の画素に画像データを表示し、その３走査期間内において、走査電極と信号電極間に印加される電圧を完全に交流化する。 - 特許庁

A power-on reset signal PWONRSTn of a low level is outputted until voltage reaches a power-on detecting level after a power source is applied, after the signal is reversed by an inverter IN11, a status is set to a busy state by inputting it to a NOR circuit NR11 in the same way as a command 1 or 2.例文帳に追加

電源投入後、パワーオン検知レベルに到達するまではローレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎが出力され、インバータＩＮ１１で反転された後、コマンド１又は２と同様にＮＯＲ回路ＮＲ１１に入力されることで、ステータスがビジー状態に設定される。 - 特許庁

In the system reset processing for the main control unit started on the basis of restoration or supply of the source voltage, after it is checked on the basis of the acquired data from the input part that there is no power supply abnormality, the backup flag BFL in the flag storage area is changed from 5AH to 00H, and processing to follow is started.例文帳に追加

電源電圧の復旧や投入に基づいて起動される主制御部のシステムリセット処理では、入力部からの取得データに基づいて電源異常でないことを確認した上で、フラグ保存領域のバックアップフラグＢＦＬを、５ＡＨから００Ｈに設定変更した上で以降の処理を開始する。 - 特許庁

The entire control part 11 can perform only a predetermined operation at least including the reception of the call detection signal under the energy saving operation state, gets out of a sleep state by the supply of a necessary voltage when the call detection signal is acquired, and then, allows a relay drive part 10 to set the connection destination of the attached telephone set 3 to the reset terminals R of the latching relay 2.例文帳に追加

全体制御部１１は、省エネルギー動作状態の下では、少なくとも呼出検出信号の受付を含む所定動作のみの実行が可能であり、呼出検出信号を取得すると、必要な電圧が供給されてスリープ状態を脱した後、リレー駆動部１０に対して付属電話機３の接続先をラッチングリレー２のリセット端子Ｒに設定させる。 - 特許庁

An active matrix liquid crystal display device is provided, within one frame interval (one vertical scanning interval), with: a display signal period for writing and holding a display signal in each pixel circuit when a line selection pulse is generated on the basis of an output pulse of a first shift register SR1; and a reset period for resetting to a prescribed reference voltage when the line selection pulse is generated.例文帳に追加

アクティブマトリクス型液晶表示装置は、１フレーム期間（１垂直走査期間）中に、第１のシフトレジスタＳＲ１の出力パルスに基づく行選択パルス発生時の各画素回路に表示信号を書き込み保持する表示信号期間と、第２のシフトレジスタＳＲ２の出力パルスに基づく、行選択パルス発生時の所定の基準電圧にリセットするリセット期間を設ける。 - 特許庁

By adjusting a voltage level of a reset gate of the FD amplifier part in the case that the dynamic range in a signal processing circuit after CCD output is smallest compared to a maximum value of saturation signals in a pixel part and a transfer part and the dynamic range of the FD amplifier part, the dynamic range of the FD amplifier part is controlled and adjusted.例文帳に追加

画素部および転送部における飽和信号の最大値と、ＦＤアンプ部のダイナミックレンジに対し、ＣＣＤ出力以後の信号処理回路におけるダイナミックレンジが最も小さい場合には、ＦＤアンプ部のリセットゲートの電圧レベルを調整することにより、ＦＤアンプ部のダイナミックレンジを制御して調整する。 - 特許庁

Furthermore, when providing a cyclic A/D converter to the column output of an image sensor that alternately outputs a first signal obtained by superimposing a signal voltage to a noise level and a second signal outputting a noise level as a reset level, a difference between these signals can be obtained, thereby also reducing 1/f noise of the image sensor.例文帳に追加

また、ノイズレベルに信号電圧が重畳した第１の信号と、リセットレベルとしてのノイズレベルが出力される第２の信号とを交互に出力するイメージセンサのカラム出力に設けるときには、これらの信号の差分を得ることができるので、イメージセンサの１／ｆノイズを低減することもできる。 - 特許庁

The liquid crystal in the full surface of the panel is completely bend-aligned in a shorter time and an image is displayed in a shorter time by providing a reset period 104 to turn a liquid crystal layer disordered by turning on power into a uniform splay state and a transition period 105 to impress a large voltage to the liquid crystal layer.例文帳に追加

電源投入時によって乱れた液晶層を均一なスプレイ状態にするリセット期間１０４と、液晶層に大きい電圧を印加する転移期間１０５を設けることで、より短時間で完全にパネル全体をベンド配向にすることができ、より短時間で映像を表示することが可能となる。 - 特許庁

When the processor is powered ON and a reset state is canceled, a transfer controller 105 immediately transfers image data to a screen data storage device 104 from a designated region of a nonvolatile data storage device 103 according to a voltage of an initial data transfer mode setting pin of an IC mounted with the transfer controller 105.例文帳に追加

装置に電源が投入されリセット状態が解除されると、転送制御装置１０４が搭載されたＩＣの初期データ転送モード設定ピンの電圧に応じて転送制御装置１０５は、不揮発データ格納装置１０３の所定の領域から画面データ格納装置１０４に対して直ちにイメージデータを転送する。 - 特許庁

There is provided a reset circuit which realizes magnetic coupling through a magnetic circuit between a gate line or emitter line of each stage of a plurality serially connected voltage drive type semiconductor elements and a gate line or emitter line of the element in the next stage, and also resets quickly excited energy generated in the magnetic circuit through the magnetic coupling.例文帳に追加

複数の直列接続された電圧駆動型半導体素子の各段の素子のゲート線またはエミッタ線と次段の素子のゲート線またはエミッタ線とを磁気回路を介して磁気結合するとともに、前記磁気回路に磁気結合により生じた励磁エネルギを高速にリセットするリセット回路を設ける。 - 特許庁

When a 2nd switching transistor Qsw2 is turned on in a reset period after an organic EL element 21 of each pixel circuit 20R starts emitting light, a source voltage Vdd and a holding capacitor C1 are electrically connected to each other through a 2nd switching transistor Qsw2.例文帳に追加

各画素回路２０Ｒの有機ＥＬ素子２１の発光を開始させた後、リセット期間に第２スイッチングトランジスタＱｓｗ２をオン状態とすることにより、電源電圧Ｖｄｄと保持キャパシタＣ１が駆動用トランジスタＱｄ及び第２スイッチングトランジスタＱｓｗ２を介して電気的に接続される。 - 特許庁

A comparison unit 31 comprises: a differential amplifier which comprises a first input terminal electrically connected with a unit pixel via a first capacitative element and a second input terminal to have the reference signal inputted thereto and compares a voltage at the first input terminal and that at the second input terminal; and a reset unit which resets the voltages at the first input terminal and the second input terminal.例文帳に追加

比較部31は、第１の容量素子を介して単位画素と電気的に接続された第１の入力端と、参照信号が入力される第２の入力端とを有し、第１の入力端および第２の入力端の電圧を比較する差動アンプ部と、第１の入力端および第２の入力端の電圧をリセットするリセット部とを有する。 - 特許庁

An MCU 2 has bus control line output terminals 16 and 17, horizontal drive pulse input terminal 18, a vertical drive pulse input terminal 19, OSD signal output terminals 20 to 23, a reset pulse input terminal 24, a power source voltage output terminal 29, and a clock input terminal 31 concentrically provided at the same side.例文帳に追加

また、ＭＣＵ２が有するバス制御線出力端子１６，１７、水平ドライブ用パルス入力端子１８、垂直ドライブ用パルス入力端子１９、ＯＳＤ信号出力端子２０〜２３、リセットパルス入力端子２４、電源電圧出力端子２９、クロック入力端子３１を、同一の辺に集約して設ける。 - 特許庁

The soft start reset circuit 130 comprises a comparator 131 installed in parallel with input of the error amplifier 110, an off-set voltage 132 giving an off-set to input of the comparator 131 and an NPN transistor 133 which is turned on and off according to the comparison results of the comparator 131 and is turned on at the time of the short circuit to discharge a capacitor C.例文帳に追加

ソフトスタートリセット回路１３０は、エラーアンプ１１０の入力に平行して設置されるコンパレータ１３１と、コンパレータ１３１の入力にオフセットを与えるオフセット電圧１３２と、コンパレータ１３１の比較結果に従ってオンオフし、出力ショート時にオンしてコンデンサＣをディスチャージするＮＰＮトランジスタ１３３とを備える。 - 特許庁

A pulse signal is generated in response to the zero cross of a commercial alternating current voltage waveform by a zero-cross detecting circuit 10, a prescribed width of reset pulse is generated after 8.7ms counted from an edge of a zero-cross detecting signal, using a pulse signal generation function incorporated in a PWM control signal generation part 11 used for the phase control.例文帳に追加

ゼロクロス検出回路１０により商用交流電圧波形のゼロクロスに応じたパルス信号を発生させ、位相制御のために使用されるＰＷＭ制御信号生成部１１に内蔵されているパルス信号生成機能を利用し、ゼロクロス検出信号のエッジから８．７ｍｓ後に所定幅のリセット用パルスを発生させる。 - 特許庁

This shift register unit comprises: a first transistor for receiving a reset signal and making the sift register unit stoop a pulse output; a second transistor for receiving a set signal to start the shift register unit; a third transistor for receiving a clock signal to make the shift register unit output a pulse; and a fourth transistor for receiving a refresh signal to set voltage of the shift register unit.例文帳に追加

リセット信号を受けてシフトレジスタユニットにパルス出力を停止させる第１トランジスタと、設定信号を受けてシフトレジスタユニットを起動させる第２トランジスタと、クロック信号を受けてシフトレジスタユニットにパルスを出力させる第３トランジスタと、リフレッシュ信号を受けてシフトレジスタユニットの電圧を設定する第４トランジスタとから構成される。 - 特許庁

In a data driver 4, wherein video data DA which are fetched to a data register 12 and indicate gradation are latched by a data latch 13 and converted by a D/A converter 15 into a gradation voltage to be outputted, the data latch 13 has resetting function and outputs a previously circuit-designed desired fixed-gradation data signal FDA, in response to input of a reset signal RP.例文帳に追加

データレジスタ１２に取り込まれた階調を指示する映像データ信号ＤＡがデータラッチ１３でラッチされ、ＤＡコンバータ１５で階調電圧に変換されて出力されるデータドライバ４において、データラッチ１３はリセット機能を有し、リセット信号ＲＰの入力により予め回路設計された所望の固定階調データ信号ＦＤＡを出力する。 - 特許庁

A signal processing IC 1 has a terminal, OSD input terminals 5 to 8, bus control line input terminals 9 and 10, a horizontal drive pulse output terminal 11, a vertical drive pulse output terminal 12, a reset pulse output terminal 13, a power source voltage input terminal 28 and a clock output terminal 30 concentrically provided at the same side.例文帳に追加

信号処理ＩＣ１が有する端子、ＯＳＤ入力端子５〜８、バス制御線入力端子９，１０、水平ドライブ用パルス出力端子１１、垂直ドライブ用パルス出力端子１２、リセットパルス出力端子１３、電源電圧入力端子２８、クロック出力端子３０を同一の辺に集約して設ける。 - 特許庁