「もうけ n」に関連した英語例文の一覧と使い方(30ページ目) - Weblio英語例文検索

In a nut feeder 10, a cylinder 31 is provided which faces a locating pin P, and a piston rod 32 which supplies a nut N to the locating pin P by reciprocal movement is provided in the cylinder 31.例文帳に追加

ナット供給装置１０は、位置決めピンＰに向けてシリンダ３１が設置され、シリンダ３１内に往復移動によってナットＮを位置決めピンＰに供給するピストンロッド３２が設けられる。 - 特許庁

On the ZnO film 3 an n-type GaN glad layer 4, a p-type GaN active layer 5 and a p-type GaN active layer 6 are provided and an SiO2 film 7 is formed on the top face thereof.例文帳に追加

ＺｎＯ膜３の上にｎ型ＧａＮクラッド層４、ｐ型ＧａＮ活性層５及びｐ型ＧａＮクラッド層６を設け、その上面にＳｉＯ_2膜７を形成する。 - 特許庁

A first storage 41 and a second storage 42 constituting the photo-diode and being composed of n-type diffusion layers converting a light into charges and storing them are formed in a p-type substrate/well 20.例文帳に追加

ｐ型基板／ウェル２０の内部に、フォトダイオードを構成する、光を電荷に変換して蓄積するｎ型拡散層からなる第１の蓄積部４１及び第２の蓄積部４２が設けられている。 - 特許庁

This system monitors the voltage between the neutral point of series connection between capacitors 46 and 47 and an N bus at all times, and this is provided with light and heavy set voltages according to the degree of unbalance.例文帳に追加

コンデンサ４６，４７の直列接続中性点とＮ母線間の電圧を常時監視し、アンバランス度合いに対応して、軽度と重度の設定電圧を設ける。 - 特許庁

A semiconductor device comprises: a substrate that has an uneven structure on its primary surface; a nitride layer of at least either of polycrystal and non-crystal that is formed on the entire primary surface and in which at least either of a p-type impurity and an n-type impurity is doped; and a nitride semiconductor layer that is provided on the nitride layer.例文帳に追加

実施形態に係る半導体装置は、主面上に凹凸構造が設けられた基板と、前記主面の全面に設けられ、ｐ型不純物およびｎ型不純物の少なくともいずれかがドープされた、多結晶および非晶質の少なくともいずれかである窒化物層と、前記窒化物層の上に設けられた窒化物半導体層と、を備える。 - 特許庁

A heavily doped P type area 13 whose impurity concentration is high is formed so as to be brought into contact with a covered area 15a covered with the conductive film 21, and a heavily doped N type area 11 for extracting an electrode at the semiconductor side is formed and provided with a terminal 17 connected with the heavily doped P type area 13.例文帳に追加

Ｎ型半導体基板１５上に導電膜２１で覆われる被覆領域１５ａに接するように、不純物濃度の高い高濃度Ｐ型領域１３を設け、さらに、半導体側の電極を引き出すための高濃度Ｎ型領域１１を設けて高濃度Ｐ型領域１３と接続し、端子１７を設ける。 - 特許庁

A semiconductor laminated part 12 including the light-emitting layer forming unit 11 having at least an n-type layer 2 and a p-type layer 4 is provided on a semiconductor substrate 1, a current-blocking layer 7 partly provided on a surface and a current diffusion electrode 8 is further provided on the entire surface of the substrate, and a bonding electrode 9 is provided on the substrate.例文帳に追加

半導体基板１上に、少なくともｎ形層２とｐ形層４とを有する発光層形成部１１を含む半導体積層部１２が設けられ、その表面に電流阻止層７が部分的に、さらに電流拡散用電極８が全面に設けられ、その上にボンディング用電極９が設けられている。 - 特許庁

The field effect transistor comprises an N-type epitaxially grown layer 2 provided on a P-type semiconductor substrate 1, a P^+-type isolation diffusion layer 4 provided on the layer 2 of the circumference of the FET forming unit to electrically independently form the FET forming unit, and a P^++-type gate diffused layer 5 provided on the surface side of the layer 2.例文帳に追加

Ｐ型の半導体基板１上にＮ型のエピタキシャル成長層２が設けられ、ＦＥＴ形成部を電気的に独立させるため、ＦＥＴ形成部周囲のエピタキシャル成長層２にＰ^+型の分離拡散層４が設けられ、そのエピタキシャル成長層２の表面側にＰ^++型のゲート拡散層５が設けられている。 - 特許庁

The device is provided with an n-well layer 2 provided on the top part of a p-type silicon substrate 1, a p-type residual substrate 1a provided on the layer 2 on the top part of the substrate 1 and having an impurity concentration distribution uniform in the depth direction, and an MOS transistor element provided in this residual substrate 1a.例文帳に追加

Ｐ型シリコン基板１の上部に設けられたＮウェル層２と、Ｐ型シリコン基板１の上部においてＮウェル層２の上に設けられた、不純物濃度分布が深さ方向に均一であるＰ型の残存基板１ａと、この残存基板１ａ内に設けられたＭＯＳトランジスタ素子とを具備することを特徴としている。 - 特許庁

The vertical IGBT 10 includes a p-type collector region 21 provided on a rear layer part of a semiconductor substrate 20 and electrically connected with a collector electrode, an n-type emitter region 26 provided on a front layer part of the substrate 20 and electrically connected with an emitter electrode, and an insulative insulation wall 36 provided around an element part.例文帳に追加

縦型ＩＧＢＴ１０は、半導体基板２０の裏層部に設けられているとともにコレクタ電極に電気的に接続されているｐ型のコレクタ領域２１と、半導体基板２０の表層部に設けられているとともにエミッタ電極に電気的に接続されているｎ型のエミッタ領域２６と、素子部の周縁に設けられている絶縁体の絶縁壁３６を備えている。 - 特許庁

This thermoelectric element includes two Cu-made electrodes 1 and 2, an n-shape SiC semiconductor bulk 4 provided on the electrode 1 via an Ni sheet 6, a p-type semiconductor bulk 5 provided on the electrode 2 via an Al sheet 8, and a single Cu-made metal electrode 3 provided on the semiconductor bulks 4 and 5 via Ni and Al sheets 7 and 9.例文帳に追加

熱電素子は、二つのＣｕ製の電極１，２と、電極１上にＮｉシート６を介して設けられるｎ型ＳｉＣ半導体バルク４と、電極２上にＡｌシート８を介して設けられるｐ型ＳｉＣ半導体バルク５と、半導体バルク４及び５上に、それぞれＮｉシート７及びＡｌシート９を介して、設けられる一つのＣｕ製金属電極３とを備えて構成される。 - 特許庁

A garnish opening 32 is formed in a bulkhead 27 partitioning the inside N of the cowl box part 10 of the vehicle body 2 from an engine room E and is fitted removably with a holder 34 having a holder opening 38, at which a slide plate 33 of sliding door type is installed alongside the wall surface 21a of the bulkhead 27.例文帳に追加

車体２のカウルボックス部１０の内部ＮとエンジンルームＥとを隔てる隔壁部２７にガーニッシュ開口部３２を設け、このガーニッシュ開口部３２にホルダ開口部３８を有するホルダ３４を着脱可能に設けると共に、ホルダ開口部３８に、隔壁部２７の壁面２１ａに沿うようにスライドする引き戸式のスライドプレート３３を設けたことを特徴とする。 - 特許庁

Then, a source-drain electrode 5 is provided to the pair of p^+-type contact layers 4 in ohmic contact, and a gate electrode 6 is provided on the exposure surface of an n^+-type contact layer 2, provided on the lower side of the channel layer 3 in ohmic contact, thus forming the junction FET.例文帳に追加

そして、一対のｐ^+型コンタクト層４上にオーミックコンタクトするようにソース・ドレイン電極５が設けられ、チャネル層３の下側に設けられるｎ^+型コンタクト層２の露出面上にオーミックコンタクトするようにゲート電極６が設けられることにより、接合型ＦＥＴが形成されている。 - 特許庁

A Shottky diode 10 comprises a semiconductor substrate 11 of n-type 4H-SiC, a first SiC layer 12 of 4H-SiC provided on the semiconductor substrate 11, a Schottky electrode 14 of nickel provided on the first SiC layer 12, and an ohmic electrode 15 of nickel provided on the lower surface of the semiconductor substrate 11.例文帳に追加

本発明のショットキーダイオード１０は、ｎ型４Ｈ−ＳｉＣからなる半導体基板１１と、半導体基板１１の上に設けられた４Ｈ−ＳｉＣからなる第１ＳｉＣ層１２と、第１ＳｉＣ層１２の上に設けられ、ニッケルからなるショットキー電極１４と、半導体基板１１の下面上に設けられ、ニッケルからなるオーミック電極１５とから構成されている。 - 特許庁

In the backside incident CMOS image sensor; a wiring layer 720 is disposed on a first face (surface) of an epitaxial substrate 710 where a photodiode, reading circuits (n-type region 750 and n+region 760) and the like are arranged; and a light receiving face is disposed at a second face (backside).例文帳に追加

フォトダイオードや読み出し回路（ｎ型領域７５０、ｎ＋型領域７６０）等を設けたエピタキシャル基板７１０の第１面（表面）に配線層７２０を設け、第２面（裏面）に受光面を設けた裏面入射型のＣＭＯＳイメージセンサにおいて、フォトダイオード及びその周囲のＰ型ウェル領域７４０を基板裏面（受光面）に到達しない層構造で配置し、かつ、基板７１０中に電場を形成して基板裏面（受光面）から入射した電子をフォトダイオードに適正に誘導するようにした。 - 特許庁

The semiconductor light emitting device is provided, which includes an n-type semiconductor layer 10 containing a nitride semiconductor, a p-type semiconductor layer 20 containing a nitride semiconductor, and a light emitting part 30 provided between the n-type semiconductor layer and the p-type semiconductor layer and having a plurality of barrier layers 31 and a plurality of well layers 32 which are alternately stacked.例文帳に追加

窒化物半導体を含むｎ型半導体層１０と、窒化物半導体を含むｐ型半導体層２０と、ｎ型半導体層とｐ型半導体層との間に設けられ、交互に積層された、複数の障壁層３１と、複数の井戸層３２と、を有する発光部３０と、を備えた半導体発光素子が提供される。 - 特許庁

In a semiconductor substrate 10, a P-type light receiving top surface layer 12, an N-type photodiode 11 in which photoelectrically converted signal charges are stored, a P-type potential barrier layer 14, and an N-type charge storage layer 13 in which the signal charges transferred from the photodiode 11 are stored are provided in order from the back surface to the top surface.例文帳に追加

半導体基板１０内において裏面から表面に向かう順に、Ｐ型の受光表面層１２と、光電変換された信号電荷を蓄積するＮ型のフォトダイオード１１と、Ｐ型の電位障壁層１４と、フォトダイオード１１から転送される信号電荷を蓄積するＮ型の電荷蓄積層１３を設ける。 - 特許庁

The nitride optical semiconductor device includes: an A-surface sapphire substrate 1; a C-surface AlN layer 2 provided on the substrate 1 and having the thickness being 1 μm over; an n-type group III nitride-based semiconductor layer 4 formed on the AlN layer 2; and a p-type group III nitride-based semiconductor layer 9 formed on the n-type group III nitride-based semiconductor layer 4.例文帳に追加

この窒化物光半導体素子は、Ａ面サファイア基板１と、基板１上に設けられた厚さが１μｍを超えるＣ面ＡｌＮ層２と、ＡｌＮ層２上に形成されたｎ型のＩＩＩ族窒化物系半導体層４と、ｎ型のＩＩＩ族窒化物系半導体層４上に形成されたｐ型のＩＩＩ族窒化物系半導体層９とを備えている。 - 特許庁

Further, a P-type impurity region electrode contact and N-type impurity region electrode contact larger than the trenches are provided, electrodes are provided from both the thin film silicon layer and the substrate for the P-type impurity region and the N-type impurity region so that a large current can flow to the diode of the SOI device.例文帳に追加

さらにトレンチよりも大きいＰ型不純物領域電極コンタクトおよびＮ型不純物領域電極コンタクトを設けて、Ｐ型不純物領域、Ｎ型不純物領域とも薄膜シリコン層、半導体基板の両方から電極をとるようにし、ＳＯＩデバイスでありながらダイオードに大電流を流せるようにする。 - 特許庁

A lightly doped region Y where both n+-type impurities and p+-type impurities do not exist is made on a gate electrode 14 by providing a predetermined interval between the openings of ion implantation masks, when forming the source/drain diffusion layer 37 in an n MOSFET region and the source/drain region 38 in a p MOSFET region in a self alignment process at the gate electrode.例文帳に追加

ゲート電極に自己整合的にｎＭＯＳＦＥＴ領域のソース／ドレイン拡散層３７およびｐＭＯＳＦＥＴ領域のソース／ドレイン拡散層３８を形成する際に、それぞれのイオン注入マスクの開口部間に所定の間隔を設けて、ゲート電極１４上に、ｎ＋型不純物とｐ＋型不純物とがともに存在しない低濃度な領域Ｙを形成する。 - 特許庁

To provide a display device which prevents a signal line connected to the display device using an EL sheet from getting thick even when the number of pixels are numerous without the need of providing m×n signal lines when m lines × n rows EL sheets constituting the EL display device are mutually independently on-/off-controlled by using the EL sheets as the display device.例文帳に追加

ＥＬシートを表示装置として使用し、ＥＬ表示装置を構成するｍ行×ｎ列のＥＬシートを互いに独立に、オン、オフ制御する場合、ｍ×ｎ本の信号線を設ける必要がなく、画素数が多くなっても、ＥＬシートを使用した表示装置に接続する信号線が太くならない表示装置を提供することを目的とするものである。 - 特許庁

At least one channel of prestages of power amplifiers 3, 6, 10 is constituted of at least one n-th order phase shifters 5, 8, at least one channel of the remaining channels is constituted of the n-th order phase shifter 8 and an adder 13, and a circuit for adding a music signal source 1 to the phase shifter 8 and outputting the added result is provided.例文帳に追加

電力増幅器３，６，１０の前段の少なくとも１チャンネルは、少なくとも１つのｎ次の位相シフタ５，８から構成され、残りのチャンネルの内、少なくとも１チャンネルはｎ次の位相シフタ８と加算器１３から構成され、音楽信号源１と位相シフタ８を加算して出力する回路を設けた構成としている。 - 特許庁

N-type impurities are implanted with high consentration into n-type high-concentration impurity regions 37c, 38c of NMOS thin-film transistors having LDD structures, via contact holes 45, 46 respectively for connections of their source-drain electrodes which are formed in an interlayer and gate insulation films 44, 40 provided on the regions 37c, 38c.例文帳に追加

ＬＤＤ構造のＮＭＯＳ薄膜トランジスタのｎ型不純物高濃度領域３７ｃ、３８ｃには、その上に設けられた層間絶縁膜４４およびゲート絶縁膜４０に形成されたソース・ドレイン電極接続用のコンタクトホール４５、４６を介してｎ型不純物が高濃度に注入される。 - 特許庁

A fin portion 3 raised by mating and sealing opposing inner surfaces of a laminated plastic film at three-side perimeter S remaining a non- sealing portion N is formed on one surface of a packaging pouch composed of the laminated plastic film, and the automatic releasing means for inside steam is provided at the non-sealing portion N of the fin portion 3.例文帳に追加

積層されたプラスチックフィルムからなるパウチ状包装袋の一方の面上に、前記プラスチックフィルムの対向する内面同志を中央に非シール部Ｎを残し、３方の周辺部Ｓで合掌シールして立ち上がるフィン部３を形成し、該フィン部３の非シール部Ｎに内部蒸気の自動開放手段を設ける。 - 特許庁

An N-type connection region 107, which is a part for forming a second conduction-type region by impact ionization when the transistor is in an operational state, is provided on a route including the N-type collector region 118 and the first/second embedded regions 106, 108 in the semiconductor device 100.例文帳に追加

半導体装置１００において、Ｎ型コレクタ領域１１８と第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８とを含む経路上に、トランジスタが動作状態となったときに、インパクトイオン化により第二導電型領域を形成する部位であるＮ型接続領域１０７が設けられる。 - 特許庁

The magnet 21 installed in the other to be opposed to the reed switch 18 installed in one of the cylinder 1 side and the piston rod 2 side, has the prescribed length in the axial direction of a piston rod 2, and forms S and N poles in the direction almost orthogonal to the axial direction, and a nonmagnetic part 21 having a prescribed width is arranged in a boundary part between the S and N poles.例文帳に追加

シリンダ１側およびピストンロッド２側の一方に取り付けられたリードスイッチ１８に対向して他方に取り付けられたマグネット２１を、ピストンロッド２の軸線方向に所定長さを持ち、かつその軸線方向に対して略直交する方向にＳ、Ｎ極が形成され、そのＳ、Ｎ極の境界部に所定幅の非着磁部２１が設けられたものとする。 - 特許庁

This sensor system for the air-conditioning estimates the environmental state of a designated pace, based on a measured result of selected (m) pieces of sensors, by selecting the (m) pieces of sensors among (n) pieces of sensors, for estimating the environmental state of the designated place in a room, by arranging (n) pieces of temperature sensors for measuring the environmental state in the room.例文帳に追加

室内に環境状態を測定するためｎ個の温度センサーが設けられ、室内における指定箇所の環境状態を推定するために、ｎ個のセンサーのうちｍ個のセンサーを選択し、選択されたｍ個のセンサーの測定結果に基いて、指定箇所の環境状態を推定する空調用センサーシステム。 - 特許庁

A reset carriage 3 is made to travel on a track provided on a reset pillar 2 in the row direction with respect to a multi-display system 1 in which displays 10, 10, ... are disposed into a matrix of m rows and n columns (m and n are natural numbers) so as to output a reset signal for every row unit to a display corresponding to a specified column.例文帳に追加

ディスプレイ１０，１０，…がｍ行×ｎ列（ｍ，ｎは、自然数）の行列状に配置されたマルチディスプレイシステム１に対し、リセット用ピラー２上で行方向に設けられた軌道に、リセット用台車３を走行させることで、行単位で、指定された列に対応するディスプレイに対してリセット信号を出力させる。 - 特許庁

The field-effect transistor (142) includes a p-type low concentration region 110 formed over a surface of a substrate (102), an n-type drain-side diffusion region 112 and an n-type source-side diffusion region 114 formed over a surface of the p-type low concentration region 110, an element isolation insulating layer 132, and an element isolation insulating layer 134.例文帳に追加

電界効果トランジスタ（１４２）は、基板（１０２）表面に形成されたｐ型低濃度領域１１０と、ｐ型低濃度領域１１０表面に設けられたｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４と、素子分離絶縁膜１３２および素子分離絶縁膜１３４とを含む。 - 特許庁

Between a first node N_A and a second node N_B that are provided on a high frequency transmission path of a high frequency power feeding unit 66, a variable intermediate capacitor 86 and a variable outer capacitor 88 are electrically connected in series to the intermediate coil 60 and the outer coil 62, respectively, and any reactance element is not connected to the inner coil 58 at all.例文帳に追加

高周波給電部６６の高周波伝送路上に設けられる第１ノードＮ_Aと第２ノードＮ_Bとの間で、中間コイル６０および外側コイル６２には可変の中間コンデンサ８６および外側コンデンサ８８がそれぞれ電気的に直列接続され、内側コイル５８にはリアクタンス素子が一切接続されない。 - 特許庁

In a non-punch through-trench IGBT device with extremely low voltage drop quantity V_CEON, an n^- non-epitaxial float zone 126 constituting a part of a buffer area is formed in a single crystal silicon wafer 125 and an additional depletion stop layer 30 to be an n^+ buffer layer is formed on the surface of its bottom.例文帳に追加

極めて低い電圧低下量Ｖ_CEONの非パンチスルートレンチＩＧＢＴデバイスにおいて、単結晶シリコンウエハ１２５中に、バッファー領域の一部を構成するＮ^−非エピタキシャルフロートゾーン１２６とその底部表面にＮ^＋バッファー層である追加の空乏ストップ層３０を設ける。 - 特許庁

By providing such a lifetime control region 13 as a current amplification factor in a transistor structure of pnp structure or npn structure which is formed by the n^++-type semiconductor region 1; the p^+-type semiconductor region 2 and the n^++-type semiconductor regions 3, 4 can be lowered, and the withstand pressure of the bidirectional planer-type diode can be raised.例文帳に追加

このようなライフタイム制御領域１３を設けたことにより、ｎ^＋＋型半導体領域１と、ｐ^＋型半導体領域２と、ｎ^＋＋型半導体領域３，４とにより形成されるｐｎｐ構造あるいはｎｐｎ構造のトランジスタ構造での電流増幅率を下げることができるので、双方向プレーナ型ダイオードの耐圧を向上させることができる。 - 特許庁

A thin amorphous silicon film is formed on a glass substrate 1 having a level difference and irradiated with light from a high pressure mercury lamp to cause graphoepitaxial growth using the level difference as a seed thus forming a polycrystal or single crystal silicon thin film 4 which is then used for forming polycrystal or single crystal silicon TFTs Q_1-Q_n.例文帳に追加

段差を設けたガラス基板１上に非晶質シリコン薄膜を形成し、高圧水銀ランプ光を照射して段差をシードとするグラフォエピタキシャル成長を起こさせて多結晶または単結晶シリコン薄膜４を形成し、これを用いて多結晶または単結晶シリコンＴＦＴＱ_1 〜Ｑ_n を形成する。 - 特許庁

Dimming signal generating circuits and switching circuits are installed exclusively corresponding to a number n of the cathode-ray tubes for each of the resonance circuits leading to the cathode-ray tubes, and a timing signal generating circuit which receives a PWM timing signal and generates a signal for selecting one to be driven from the first to n-th dimming signal generating circuit.例文帳に追加

調光信号発生回路およびスイッチ回路を冷陰極管につながる共振回路毎に各々冷陰極管の本数ｎだけ専用に設け、タイミング信号発生回路は、ＰＷＭタイミング信号を受けて調光信号発生回路の１番目からｎ番目のどの回路を駆動するかを選択するための信号を発生する。 - 特許庁

A driving IC 1 having n pieces of output terminals outputting a drive current for individual electrodes of light emitting elements 22 and a selecting IC 2 having n/m pieces each of terminals for each of m groups are provided respectively in one for one relation with the light emitting elements 22 on both sides of the light emitting elements 22.例文帳に追加

発光素子２２の個別電極に対して、駆動電流を出力するｎ個の出力端子を有する駆動用ＩＣ１と、発光素子２２の共通電極に対して、ｍ群毎にｎ／ｍ個毎の出力端子を有する選択用ＩＣ２とが、それぞれ、発光素子２２と１対１となるように、発光素子２２の両側に設けられる。 - 特許庁

The contactless signal transmission reception circuit utilizing electromagnetic coupling between coils of a transmission circuit A and the reception circuit B, is provided with delay circuits 207, 208 placed at an input of N-MOS switches 203, 204 of the reception circuit B in order to prevent malfunction of the contactless signal transmission reception circuit due to a switching noise of the N-MOS switches 203, 204.例文帳に追加

送信回路Ａと受信回路Ｂとのコイルの電磁結合による非接触の信号送受信回路において、信号受信中に前記受信回路ＢのＮ−ＭＯＳスイッチ２０３，２０４が切り換わることで発生するノイズによって誤動作しないように、前記Ｎ−ＭＯＳスイッチ２０３，２０４の入力側に遅延回路２０７、２０８を設ける。 - 特許庁

A lens 100 having an optical axis N is formed by molding a resin with molding tools 110-112, the optical axis N in a lens face 100a is brought into line with a pinpoint gate 116 as a resin inflow hole and a doughnut- shaped light shielding face 100c is formed around the cut part 116' of the resin 120 at the pinpoint gate 116 part.例文帳に追加

光軸Ｎを有するレンズ１００は成形型１１０〜１１２を用いた樹脂成形により形成され、レンズ面１００ａにおける光軸Ｎ位置を樹脂の流入口であるピンポイントゲート１１６位置とし、ピンポイントゲート１１６部分の樹脂１２０の切断部１１６′を取り囲むように光を遮るドーナツ状の遮光面１００ｃを設けた。 - 特許庁

A first superlattice structure, which includes a first barrier layer comprising GaN or InGaN and a first well layer comprising InGaN, and a second superlattice structure, which includes a second barrier layer comprising GaN or InGaN and a second well layer comprising InGaN, are provided between the n-side contact layer and the active layer, in the order from an n-side contact layer side.例文帳に追加

ｎ側コンタクト層と活性層との間には、ｎ側コンタクト層側から順に、ＧａＮ又はＩｎＧａＮからなる第１障壁層及びＩｎＧａＮからなる第１井戸層を含む第１超格子構造体と、ＧａＮ又はＩｎＧａＮからなる第２障壁層及びＩｎＧａＮからなる第２井戸層を含む第２超格子構造体と、が設けられている。 - 特許庁

The above foreign substance aspiration nozzle 10 is made of a flexible and elastically deformable material such as polyvinyl chloride, and the above connection part 16 is provided to receive the end side of the above slit nozzle N in an approximately adherent condition to be fitted to the slit nozzle N substantially tightly.例文帳に追加

この異物吸引ノズル１０は、弾性変形可能な可撓性を備えた塩化ビニル等の弾性材料によって形成されており、前記接続部１６は、前記隙間ノズルＮの先端側を略密着状態で受容可能に設けられ、隙間ノズルＮに対し、所定の締付力を付与しながら嵌合するようになっている。 - 特許庁

A first storage means (quantizing coefficient buffer) for storing a quantized quantization discrete cosine transform coefficient (quantized DCT coefficient) is provided with (n+1) storage areas (DC/AC-Bank) or more with respect to n blocks configuring a macro block, and the first storage means can be used for a ring buffer by sequentially using the storage areas.例文帳に追加

量子化された量子化離散コサイン変換係数（量子化ＤＣＴ係数）を記憶する第１の記憶手段（量子化係数バッファ）においては、マクロブロックを構成するｎ個のブロックに対して（ｎ＋１）個以上の記憶領域（DC/AC-Bank）を設け、この記憶領域が順次用いられることで第１の記憶手段がリングバッファとして使用できるようにする。 - 特許庁

The n-type semiconductor distributed Bragg reflector in which two kinds of semiconductor layer having a different refractive index are stuck and doped in an n-type, is provided with an intermediate layer (semiconductor layer) having a refractive index between the two kinds of semiconductor layers, between the two semiconductor layers having different refractive indexes (inhibited band width).例文帳に追加

屈折率が異なる２種の半導体層が積層されているｎ型にドープされたｎ型半導体分布ブラッグ反射器において、屈折率（禁則帯幅）が異なる２種の半導体層の間に、前記２種の半導体層の間の屈折率を有する中間層（半導体層）が設けられていることを特徴としている。 - 特許庁

The photodiode array PDA1 includes: a p^--type semiconductor layer 33 formed on an n-type semiconductor layer 32; a resistor 24 that is provided for each light detection channel CH and has one edge connected to a signal conductor 23; and an n-type isolation section 40 formed among the plurality of light detection channels CH.例文帳に追加

フォトダイオードアレイＰＤＡ１は、ｎ型半導体層３２上に形成されたｐ^−型半導体層３３と、光検出チャンネルＣＨ毎に設けられると共に信号導線２３に一端部が接続される抵抗２４と、複数の光検出チャンネルＣＨの間に形成されるｎ型の分離部４０とを備える。 - 特許庁

The semiconductor light source lighting circuit 100 comprises an N channel field effect transistor M1 and a current detection resistor RS provided in series on the path of a current supplied to a semiconductor light source 10, and a control circuit which controls the N channel field effect transistor M1 so that the difference between a voltage generated in the current detection resistor RS and a reference voltage Vref is reduced.例文帳に追加

半導体光源点灯回路１００は、半導体光源１０へ供給される電流の経路上に直列に設けられるＮチャネル電界効果型トランジスタＭ１および電流検出抵抗ＲＳと、電流検出抵抗ＲＳに生じる電圧と基準電圧Ｖｒｅｆとの差を小さくするようにＮチャネル電界効果型トランジスタＭ１を制御する制御回路と、を備える。 - 特許庁

A path memory control part 6 selects a plurality n of output candidates among a plurality m of output candidates on the basis of evaluation by an error operating part 5 and leaves behind candidates that may meet a prescribed output limiting value even though they are not selected among the plurality n of output candidates as a differently selected output candidate provided with an expiration date.例文帳に追加

パスメモリ制御部６は、複数ｍの出力候補からエラー演算部５による評価に基づいて複数ｎの出力候補を選択すると共に、複数ｎの出力候補には入らなかったが所定の出力制限値を満たすであろう候補を有効期限を設けた別枠の出力候補として残しておく。 - 特許庁

Further, a pin 24 for a P well area which is not electrically connected to a ground line 16 supplying a 2nd source potential (ground potential) to the source area of an N channel TR is provided, so a potential different from the source area of the N channel TR can be supplied to the P well area 20 and the threshold voltage can be controlled.例文帳に追加

また、Ｎチャネルトランジスタのソース領域に第２の電源電位（接地電位）を供給する接地線１６と電気的に非接続であるＰウェル領域用のピン２４を設けているため、Ｐウェル領域２０にＮチャネルトランジスタのソース領域とは異なる電位の供給が可能となり、しきい値電圧を制御できる。 - 特許庁