「Cell Array」に関連した英語例文の一覧と使い方(48ページ目) - Weblio英語例文検索

This semiconductor storage 1000 is provided with a test mode setting circuit 6 which receives an external signal and can set plural test modes in serial, a voltage generating circuit 8, a column system control circuit 10, a row system control circuit 12, and a memory cell array 14.例文帳に追加

本発明に係る半導体記憶装置は、外部信号を受けて複数のテストモードをシリアルに設定することが可能なテストモード設定回路６、電圧発生回路８、コラム系制御回路１０、ロウ系制御回路１２、およびメモリセルアレイ１４を備える。 - 特許庁

The non-volatile semiconductor storage device is provided with at least the memory cell array composed of a plurality of element separation areas 16, a plurality of element areas 12 surrounded on the element separation area 16, a plurality of floating gate electrodes 18, and a control gate electrode 22.例文帳に追加

複数の素子分離領域１６と、素子分離領域１６に囲まれた複数の素子領域１２と、複数の浮遊ゲート電極１８と、制御ゲート電極２２と、から構成されたメモリセルアレイを少なくとも具備する不揮発性半導体記憶装置である。 - 特許庁

When the state, in which a defective normal word line NWL0 in a memory cell array, is replaced by a spare word line SWL0, a word line precharge signal ZHPCG0 outputted from a word line precharge signal generating circuit is activated to an 'L' level during a precharge period.例文帳に追加

メモリセルアレイ内の不良ノーマルワード線ＮＷＬ０がスペアワード線ＳＷＬ０と置換されている状態の場合、プリチャージ期間中はワード線プリチャージ信号発生回路から出力されるワード線プリチャージ信号ＺＨＰＣＧ０がＬレベルに活性化される。 - 特許庁

A nonvolatile semiconductor memory device related to one embodiment includes: a memory cell array; a plurality of memory strings; a drain side selection transistor; a source side selection transistor; a plurality of word lines; a plurality of bit lines; a source line; a drain side selection gate line; a source side selection gate line; and a controlling circuit.例文帳に追加

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。 - 特許庁

To provide a method for fabricating a mask ROM in which a buried layer can be patterned easily in the boundary at the end of a segment select region and a memory cell array region while enhancing uniformity of polishing in a polishing process at the time of forming an isolation film.例文帳に追加

素子分離膜形成の際、進行される研磨工程での研磨均一度を向上させながらセグメントセレクト領域とメモリセルアレイ領域の末端の境界部で埋没層を容易にパターニングすることのできるマスクＲＯＭ製造方法を提供する。 - 特許庁

To provide a layout of a word activation block which expands the flexibility of the layout of a peripheral element region surrounding a memory cell array, and provide an internal pattern layout of a semiconductor memory device capable of wiring for a word active signal without increasing the chip size.例文帳に追加

メモリセルアレイ周辺の周辺素子領域の配置の自由度を広げるワード活性化ブロックの配置を提供することと、チップサイズを大きくすることなく、ワード活性信号の配線を行なうことのできる半導体メモリ装置の内部パターン配置を提供すること。 - 特許庁

The sensing speed is increased via a gate voltage control circuit of the shared MOS transistor connecting a sense amplifier and a memory cell array by considering the noise at sensing, lowering the shared MOS transistor gate voltage (SHR) in two steps and reducing the amplified bit line capacity.例文帳に追加

センスアンプとメモリセルアレイを接続するシェアードＭＯＳトランジスタ・ゲート電圧制御回路により、センス時にノイズを考慮した上で、シェアードＭＯＳトランジスタ・ゲート電圧（ＳＨＲ）を２段階で下げ、増幅するビット線容量を低減することで、センス速度を高速化する。 - 特許庁

To provide a semiconductor memory device which enables a semiconductor substrate to be reduced in area by utilizing the parasitic capacitance in the semiconductor region where a memory cell array is formed as a stabilizing capacitor used for controlling and making the output potential of a step-up circuit constant.例文帳に追加

昇圧回路の出力電位を一定に制御するために用いる安定化容量に、メモリセルアレイが形成された半導体領域の寄生容量を利用することにより、半導体基板面積を削減できる半導体記憶装置を提供する。 - 特許庁

On the cell array area of a wafer, word lines are formed at fixed intervals, and the inside of a space formed with these fixed intervals is filled with semiconductor materials for forming the contact of a bit line to be formed later and a capacitor and the contact of source and drain areas.例文帳に追加

半導体基板のセルアレイ領域上に一定の間隔を有するワードラインを形成し、その一定間隔による空間内に後に形成されるビットラインとキャパシタとのコンタクト及び、ソースとドレイン領域とのコンタクトを形成するために半導体物質を満たす。 - 特許庁

The semiconductor device is composed of an SRAM block including a memory cell array arranging memory cells MC composed of SRAM cells in a matrix and peripheral circuits, an FGT block, and a connection block electrically connecting the SRAM block and the FGT block.例文帳に追加

半導体装置は、ＳＲＡＭセルからなるメモリセルＭＣが行列状に配列されるメモリセルアレイおよび周辺回路を含むＳＲＡＭブロックと、ＦＧＴブロックと、ＳＲＡＭブロックとＦＧＴブロックとを電気的に接続するための接続ブロックとから構成される。 - 特許庁

Circuit blocks 24-1 and 24-2 arranged adjacent to the column decoders comprise circuits, which decode bank addresses contained in address signals and row predecoders which decode row addresses contained in address signals and output bank addresses and the predecode signals of the row addresses to memory cell array blocks.例文帳に追加

これら行デコーダに隣接配置された回路ブロック２４-1，２４-2には、アドレス信号中のバンクアドレスをデコードする回路と、アドレス信号中の列アドレスをデコードする列プリデコーダが含まれ、バンクアドレス及び列アドレスのプリデコード信号を各メモリセルアレイブロックに出力する。 - 特許庁

A reference voltage generating circuit generates reference voltage VREFS corresponding to a reference value of memory cell array voltage of this semiconductor memory in accordance with an electric resistance value RS adjusted finely responding to the tuning control signals TSa1-TSa4.例文帳に追加

基準電圧発生回路は、チューニング制御信号ＴＳａ１〜ＴＳａ４に応答して微調整される電気抵抗値ＲＳに応じて、本発明に従う半導体記憶装置のメモリアレイ電圧の基準値に相当する基準電圧ＶＲＥＦＳを生成する。 - 特許庁

A semiconductor device has the memory array having a structure in which memory cells are stacked including memory layers using a chalcogenide material and diodes, and initialization conditions and rewrite conditions are changed according to the layer in which a selected memory cell is positioned.例文帳に追加

本発明による半導体装置は、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルを積層した構造のメモリアレイを有し、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件が変更されるものである。 - 特許庁

The device further includes a combined read/write circuit associated with each respective bit line in the array portion configured to read from or write to a resistive memory cell associated with the respective bit line.例文帳に追加

上記装置は、上記アレイ部における各ビット線のそれぞれにつながって、上記各ビット線のそれぞれにつながっている抵抗メモリセルから読み出し、または抵抗メモリセルに書き込みを行うように形成されている読み出し／書き込み複合回路をさらに含む。 - 特許庁

A memory cell array comprises: a charge storage film formed on a channel region through a gate insulating film; and a plurality of memory strings being arranged and comprising memory cells that include control gates formed on the charge storage film through an inter-gate insulating film and are series-connected.例文帳に追加

メモリセルアレイは、チャネル領域上にゲート絶縁膜を介して形成された電荷蓄積膜と、その電荷蓄積膜上にゲート間絶縁膜を介して形成された制御ゲートとを備えたメモリセルを直列接続してなるメモリストリングを複数配列してなる。 - 特許庁

Further, the communication control device has a transmission control part 26 for controlling the ATM cell, which is to be transmitted at the PCR corresponding to the transmission time stored in the CAM array part 39, so as not to exceed the maximum burst size continuously transmissible at the PCR.例文帳に追加

通信制御装置は更に、ＣＡＭアレイ部３９に記憶された送出時刻に対応してＰＣＲで送信されるＡＴＭセルが、ＰＣＲで連続送信可能な最大バーストサイズ（ＭＢＳ）を超えないように制御する送信制御部２６を有する。 - 特許庁

The write data path includes 2N write data buffers which are configured to store the 2N data bits, 2N switches, and N data lines which are configured to connect at least N of the 2N switches to the memory cell array in order to write therein N data bits in parallel.例文帳に追加

書込みデータ経路は、２Ｎ個のデータビットを保存する２Ｎ個の書込みデータバッファと、２Ｎ個のスイッチと、並列にＮ個のデータビットをメモリセルアレイに書き込むために２Ｎ個のスイッチのうち少なくともＮ個とメモリセルアレイとを連結させるＮ個のデータラインを含む。 - 特許庁

Output signal lines of word line drivers in the second word line driver region WD2 are electrically connected to word lines WL on the memory cell array CA through third metal wirings M3 formed so as to cross the address signal line region RA.例文帳に追加

そして、第２のワード線ドライバ領域ＷＤ２におけるワード線ドライバの出力信号線は、アドレス信号線領域ＲＡを跨ぐように形成された第３の金属配線Ｍ３を介して、メモリセルアレイＣＡ上のワード線ＷＬと電気的に接続されている。 - 特許庁

In a DRAM cell array pattern including asymmetrical contacts provided at ends of word lines extended in one direction, the gradient of the word line occurring near the contact is corrected by providing an overhanging part between the contact and the word line via the asymmetrical contacts.例文帳に追加

一方向に延びるワード線の端部に、非対称なコンタクトを設けたＤＲＡＭセルアレイパターンにおいて、当該非対称なコンタクトによって、コンタクト近傍に生じるワード線の傾きをコンタクトとワード線との間に、張り出し部を設けることによって是正する。 - 特許庁

Additionally, the level control signals /CS[0] and /CS[1] are set to L and H levels, respectively, for setting only the potential of the power supply line VM[1] lower than the power supply potential VDD, thus reducing the power consumption when read operation is made in the memory cell array 110A.例文帳に追加

また、レベル制御信号／ＣＳ［０］，／ＣＳ［１］をそれぞれＬレベル，Ｈレベルに設定して電源線ＶＭ［１］の電位のみ電源電位ＶＤＤより低くすることにより、メモリセルアレイ１１０Ａの読出し動作時における消費電力を低減することができる。 - 特許庁

The selected word line voltage control circuit 200, when applying the potential difference to the selected memory cells MC, adjusts the voltage based on the positions in the memory cell array 100 of the one or more selected memory cells MC and the number of the one or more selected memory cells MC on which an operation is simultaneously executed.例文帳に追加

選択ワード線電圧制御回路２００は、選択メモリセルＭＣに電位差をかける際に、選択メモリセルＭＣのメモリセルアレイ１００内の位置及び同時に動作を実行する選択メモリセルＭＣの個数に基づいて電圧を調整する。 - 特許庁

A memory cell array 100 is provided with m rows and n columns of ferroelectric memory cells M00 to M77, bit lines BL0 to BL7 and BLb0 to BLb7 arranged in a row direction, and word lines WL0 to WL7 and plate lines PL0 to PL7 arranged in a column direction.例文帳に追加

メモリセルアレイ１００には、ｍ行ｎ列の強誘電体メモリセルＭ００〜Ｍ７７と、行方向に配置されたビット線ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７と、列方向に配置されたワード線ＷＬ０〜ＷＬ７およびプレート線ＰＬ０〜ＰＬ７とが設けられる。 - 特許庁

The semiconductor memory device 1 is provided with: a memory cell array 2; a sense amplifier section 3; a column decoder 4; an address buffer 5a; an address buffer 5b; a row decoder 6; a control circuit 7; an input buffer circuit 8; an output buffer circuit 9; a power regeneration circuit 10; and a voltage step-down circuit 12.例文帳に追加

半導体記憶装置１には、メモリセルアレイ２、センスアンプ部３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、制御回路７、入力バッファ回路８、出力バッファ回路９、電力回生回路１０、及び降圧回路１２が設けられている。 - 特許庁

In each subsection, a plurality of programming cells (391-398) for the horizontal and the vertical directions are each interconnected, and a specified set out of a plurality of power source buses (A-H) are coupled to each programming cell, to enable programming for target positions in the array.例文帳に追加

各サブセクションには水平及び垂直それぞれの方向の複数のプログラミングセル（３９１−８）が接続され、また各プログラミングセルには複数の電源バス（Ａ〜Ｈ）のうちの特定のセットが接続され、アレイ内の目的の位置のプログラムを可能としている。 - 特許庁

In the semiconductor evaluation circuit, such transistors are sorted out from among measuring object transistors in an evaluation cell array that the threshold voltages Vth thereof fall outside 5σ, for example, (σ is the standard deviation) as to the normal distribution curve of threshold voltages Vth.例文帳に追加

本発明の半導体評価回路においては、評価セルアレイ中の測定対象トランジスタの閾値Ｖｔｈの電圧が、閾値Ｖｔｈ電圧の正規分布曲線に対して、例えば、５σ（σは標準偏差）以内の分布から外れたものを選別する。 - 特許庁

The nonvolatile semiconductor storage device has a memory cell array area formed by arraying a plurality of memory cells 100 having first and second MONOS memory cells 108A and 108B controlled by a word gate and a control gate in first and second directions A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

Next, a sector erase test is performed, by which the data stored in a selected sector among the plurality of sectors are erased within the sector erase guarantee time, and a data holding test is performed for the second memory cell array (20;20-1) in performing the sector erase test.例文帳に追加

次に、セクタ消去保証時間内に複数のセクタのうちの選択セクタに格納されたデータを消去するセクタ消去テストを実行し、セクタ消去テストが実行されているときに、第２メモリセルアレイ（２０；２０−１）に対するデータ保持テストを実行する。 - 特許庁

In a regular memory cell array, a data line is independently provided to the redundant row circuit and the redundant column circuit respectively, and redundant column relieving is performed by changing selectively connection of each data input/output line and a global data bus.例文帳に追加

正規メモリセルアレイ、ロウ冗長回路７０およびコラム冗長回路８０のそれぞれに対して独立にデータ線が設けられ、各データ入出力線とグローバルデータバスとの接続を選択的に変更することによって冗長列救済が実行される。 - 特許庁

The magnetic field measuring device includes a cell array 10 formed by including an atom group consisting of atoms excited by pump light and adjacently arranging a plurality of polyhedron cells having at least a first surface 101, a second surface, and a third surface 103 which transmit light.例文帳に追加

磁場計測装置は、ポンプ光によって励起される原子からなる原子群を含み、光を透過させる第１の面１０１，第２の面，第３の面１０３を少なくとも有する多面体形状の複数のセルを隣接してなるセルアレイ１０を有する。 - 特許庁

This semiconductor memory has plural main data lines connected between a block sense amplifier array for transmitting data and a data output buffer, and takes plural cell data read out from plural memory cells in advance corresponding to one input/output port.例文帳に追加

本発明は、データ伝送のためブロックセンスアンプアレイとデータ出力バッファとの間に連結された複数のメインデータラインを持ち、一つの入出力ポートに対応して複数のメモリセルからリーとされた複数個のセルデータを先取る半導体メモリ装置に関する。 - 特許庁

The page buffer includes a sense node selectively connected to the bit line of the memory cell array, a first main latch selectively connected to the sense node, a main latch circuit including a second main latch, and a latch input node selectively connected to the first and second main latches.例文帳に追加

ページバッファはメモリセルアレイのビットラインに選択的に連結される感知ノードと、感知ノードに選択的に連結される第１メインラッチと、第２メインラッチを含むメインラッチ回路と、第１及び第２メインラッチノードに選択的に連結されるラッチ入力ノードを含む。 - 特許庁

A DNA array coding endothelial cell-leukocyte adhesion molecules (ELAM), a production method for this kind of molecules, and ELAM substantiall not including ordinary bonded animal protein (including specific molecules ELAM1 and VCAM1 and 1b) are presented.例文帳に追加

内皮細胞−白血球付着分子（ＥＬＡＭ）をコードするＤＮＡ配列、この種の分子の生産方法および常態結合した動物蛋白を実質的に含まないＥＬＡＭ（特定分子ＥＬＡＭ１並びにＶＣＡＭ１および１ｂを含む）につき開示する。 - 特許庁

When an active command for activating the specific row(line) of the memory cell array 22 is impressed, a control signal ϕ1 is validated after fixed delay equivalent to a time rRCD until a read command is impressed, and generated in each cycle of the clock CLK.例文帳に追加

制御信号φ１はメモリセルアレイ２２の特定のロウを活性化させるアクティブコマンドが印加された場合に、リードコマンドが印加されるまでの時間ｔＲＣＤに相当する固定遅延ののちに有効化され、以後はクロックＣＬＫのサイクル毎に生成される。 - 特許庁

A memory cell array 11 includes an opened data area 11A allowing writing, deleting, and reading; and a key data area 11C for storing key information to be used in determining whether the writing and reading to the opened data area 11A are permitted or prohibited.例文帳に追加

メモリセルアレイ１１は、書込み、消去、及び読み出し可能な公開データ領域１１Ａと、公開データ領域１１Ａに対する書込み、及び読み出しを許可するか禁止するかの判定に用いる鍵情報を記憶する鍵データ領域１１Ｃとを備える。 - 特許庁

Accordingly, it is possible to minimize the distances of wirings 21-2 and 21-4 from the input/output control circuit 20 to the pads 13 and 16 and to make the distances of the wirings 21-2 and 21-4 equal and thus to minimize the read time of the memory cell array 17.例文帳に追加

そのため、入出力制御回路２０からパッド１３及び１６までの配線２１−２，２１−４の距離を最短、且つ、配線２１−２と２１−４の距離を同距離にすることができ、メモリセルアレイ１７の読み出し時間を最短にすることができる。 - 特許庁

To provide a non-volatile semiconductor storage device which suppresses increase in a current consumption caused by a transient current due to a potential change of a bit line and a word line when a high-integrated memory cell array is shifted among each operational mode of reading, writing, and erasure.例文帳に追加

高集積化されたメモリセルアレイにおいて、読み出し、書き込み、消去の各動作モード間の移動の際に、ビット線とワード線の電位変化に伴う過渡電流によって生じる消費電流増加を抑制する不揮発性半導体記憶装置を提供する。 - 特許庁

Then, in read operation, the sub-bit lines 1, 2, of unselected sub-arrays and 4-6 are connected via n-channel transistors 22a, 22d, 22e while each sub-bit line is connected to ground wires 24a, 24b arranged at both the ends of the memory cell array 1.例文帳に追加

そして、読み出し動作時に、ｎチャネルトランジスタ２２ａ、２２ｄおよび２２ｅを介して、選択されていないサブアレイのサブビット線１と２および、４〜６を接続して、それぞれ、メモリセルアレイ１の両端に配置された接地配線２４ａおよび２４ｂに接続する。 - 特許庁

The semiconductor device is provided with a cell array in which a plurality of cells loaded with a circuit for characteristic evaluation are arrayed in a matrix shape in x and y directions on a semiconductor substrate, and the respective cells 10 are provided with symbols 11-16 indicating the respective addresses.例文帳に追加

半導体基板上に特性評価用回路を搭載した複数のセルがｘおよびｙ方向に行列状に配列されたセルアレイを備えた半導体装置であって、各セル１０にそれぞれのアドレスを表す記号１１〜１６が設けられている。 - 特許庁

A non-volatile semiconductor memory has a memory cell array region in which a plurality of memory cells 100 having first and second MONO memory cells 108A, 108B controlled by a word gate and a control gate are arranged in the first and second directions A, B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

The oligomer probe array includes: a substrate; a plurality of flat probe cell active regions, formed on or in the substrate, each of which is coupled to oligomer probes having different sequences; and a probe cell separating region, separating the plurality of probe cell active regions, whose surface contains no functional group that is coupled to the oligomer probes.例文帳に追加

基板と、前記基板上又は基板内に形成され、表面が平らな複数のプローブセルアクティブ領域（ｐｒｏｂｅ ｃｅｌｌ ａｃｔｉｖｅ ｒｅｇｉｏｎｓ）であって、該各プローブセルアクティブ領域各々に互いに異なる配列のオリゴマープローブ（ｏｌｉｇｏｍｅｒ ｐｒｏｂｅ）がカップリングされた複数のプローブセルアクティブ領域と、前記複数のプローブセルアクティブ領域を分離するプローブセル分離領域であって、表面が前記オリゴマープローブとカップリングされる官能基を含まないプローブセル分離領域とを有する - 特許庁

The erasion operation control device 10 of a flash memory is provided with a common discharge circuit section 20 connecting electrically and directly at least one out of a source part CSL, a drain part CBL, and a substrate part CWL constituting respective cell MC00-MCmn constituting a cell array 9 of a flash memory circuit, and a gate part WL during erasion operation in the flash memory.例文帳に追加

フラッシュメモリ回路のセルアレイ９を構成するそれぞれのセルＭＣ００〜ＭＣｍｎを構成するソース部ＣＳＬ、ドレイン部ＣＢＬ及び基板部ＣＷＬの少なくとも一つと、ゲート部ＷＬとを当該フラッシュメモリに於ける消去動作中に電気的に直接接続させる共通放電回路部２０が設けられているフラッシュメモリの消去動作制御装置１０。 - 特許庁

A byte memory cell which constitutes a memory cell array is a semiconductor memory device, which forms a 1-byte memory transistor, arranged long in one direction and of which each junction region and channel region are formed in an active region, and a byte-selecting transistor which is formed in the active region and of which each junction region is directly connected to each junction region of the 1-byte memory transistor.例文帳に追加

メモリセルアレイを構成するバイトメモリセルは、一方向に長く配列されて活性領域にそれぞれの接合領域及びチャンネル領域が形成されている１バイトメモリトランジスタと、活性領域に形成されており、接合領域が１バイトメモリトランジスタにそれぞれの接合領域と直接連結されているバイト選択トランジスタとを含む半導体メモリ装置である。 - 特許庁

The failure block detection circuit 10 is activated in the initial stage of test control sequence when batch write test is performed in units of batch erase or write for unit erase of the memory cell array 1 and a control circuit 7 controls interruption of drive voltage supply to a failure memory cell based on the output from the failure block detection circuit 10 in the test sequence thereof.例文帳に追加

不良ブロック検出回路１０は、メモリセルアレイ１の消去単位での一括消去又は書き込み単位での一括書き込みのテストを行う際にそのテスト制御シーケンスの初期に活性化され、制御回路７はそのテストシーケンスにおいて、不良ブロック検出回路１０の検出出力に基づいて不良メモリセルへの駆動電圧供給の停止を制御する。 - 特許庁

The memory is provided with an n-type impurity area 14 formed in a memory cell array area on the upper surface of a p-type silicon substrate 13 and functioning as the cathode of a diode 10 included in a memory cell 9, and a plurality of p-type impurity areas 15 formed on the surface of the n-type impurity area 14 at prescribed intervals and functioning as the anode of the diode 10.例文帳に追加

このメモリは、ｐ型シリコン基板１３の上面のメモリセルアレイ領域に形成され、メモリセル９に含まれるダイオード１０のカソードとして機能するｎ型不純物領域１４と、ｎ型不純物領域１４の表面に所定の間隔を隔てて複数形成され、ダイオード１０のアノードとして機能するｐ型不純物領域１５とを備えている。 - 特許庁

A nonvolatile semiconductor storage device according to one embodiment comprises a memory cell array including a NAND cell unit having a plurality of memory cells connected in series, in which control gates of the plurality of memory cells are connected to word lines, respectively; and a control circuit performing writing control for applying a prescribed writing voltage to the word lines and setting a threshold voltage in accordance with data.例文帳に追加

一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続されたメモリセルアレイと、ワード線に所定の書き込み電圧を印加してデータに応じたしきい値電圧を設定する書き込み制御を実行する制御回路とを備える。 - 特許庁