「Design verification」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

Based on a design file describing information including conditions used in the verification of equivalence between the verification reference circuit and the verification subject circuit, an application generation unit 120 generates an assertion for verifying that an output signal from the verification reference circuit and an output signal from the verification subject target match.例文帳に追加

アサーション生成部１２０は、検証基準回路と前記検証対象回路との等価性検証に用いる条件を含む情報が記述された設計ファイルに基づいて、検証基準回路からの出力信号と、検証対象回路からの出力信号と、が一致することを検証するためのアサーションを生成する。 - 特許庁

To provide a logic circuit design verifying device for discriminating variables and conditional expressions which are not verified by either the dynamic verification or static verification of a logic circuit.例文帳に追加

論理回路の動的検証、静的検証のいずれによっても検証されない変数と条件式とを判別できる論理回路設計検証装置を提供する。 - 特許庁

A specific application design rule (31) is applied to the resistance element and well region of the specific region so that the layout verification of margin value verification of the well region can be executed.例文帳に追加

この特定領域の抵抗素子およびウェル領域に対し特定用途デザインルール（３１）を適用して、ウェル領域の余裕値検証等のレイアウト検証を実行する。 - 特許庁

Verification of the infrared thermal image array module mainly includes a thermal image module specification design, epitaxial, and optical property verification, and first of all, an epitaxial parameter is calibrated.例文帳に追加

主に本発明の赤外線熱影像アレーモジュールの検証は、熱影像モジュール規格設計、エピタキシャルと光学物性検証を含み、先ずエピタキシャルパラメーターの校正を行う。 - 特許庁

To provide an LSI design verification apparatus and an LSI design verification method that can verify whether results of an operation simulation in an upstream design phase and results of an RTL simulation in a downstream design phase match in an intermediate stage of the RTL simulation or in an LSI circuit to be verified.例文帳に追加

設計上位の動作シミュレーションの結果と設計下位のＲＴＬシミュレーションの結果とが、ＲＴＬシミュレーションの途中の段階において、又は検証対象となるＬＳＩの回路内部において整合しているかどうかを検証し得るＬＳＩ設計検証装置及びＬＳＩ設計検証方法を提供することにある。 - 特許庁

The coherent program development company or design agent prepares a data conversion program capable of transferring data between a design verification supporting device and a design changing device based on the opened data information (S102), and installs the conversion program in the design verification supporting device (S103), and performs the transfer of the data.例文帳に追加

一貫プロ開発会社又は設計事業者は、公開されたデータ情報に基づいて、設計検証支援装置と設計変更装置との間でのデータの受け渡しを可能にするためのデータの変換プログラムを作成し（Ｓ１０２）、この変換プログラムを設計検証支援装置にインストールして（Ｓ１０３）実行する。 - 特許庁

It is therefore possible to solve a problem that the labor for the design verification increases as operating points increase.例文帳に追加

従って、動作点が増えれば増える程、設計検証の手間が増大するという問題を解決できる。 - 特許庁

To prevent the determination of the contravention of a design rule at a macro cell in density verification for an entire chip.例文帳に追加

チップ全体の密度検証においてマクロセル部分での設計規則違反の判定を出さないようにすること。 - 特許庁

To provide technique for performing not only timing verification but also timing design, the optimization and the solving of inconsistency.例文帳に追加

タイミング検証だけでなく、タイミング設計やその最適化・不整合の解消も行う技術を提供する。 - 特許庁

In the design verification device, a detail design procedure information creating section 10 receives input of schematic procedure information (I1), detail design information (I2), and schematic procedure ID (I3).例文帳に追加

設計検証装置において、詳細設計処理手順情報作成部１０は、概略処理手順情報（Ｉ１）、詳細設計情報（Ｉ２）、および概略処理手順ＩＤ（Ｉ３）の入力を受付ける。 - 特許庁

The apparatus includes: a system under verification representing at least part of the design of the data processing system, and a transactor for connecting to an interface of the system under verification, and for generating signals for input to the system under verification via the interface during performance of the verification tests.例文帳に追加

該装置は、該データ処理システムの設計の少なくとも一部を表す検証対象システムと、該検証対象システムのインタフェースに接続するため、かつ該検証試験の実施中に該インタフェースを介して該検証対象システムに入力するための信号を生成するためのトランザクタと、を備える。 - 特許庁

In the automatic layout and wiring design method, a transition coefficient (signal transition coefficient) regulating operations of a signal between cells is found from logic design verification data created by a logic circuit design apparatus 200, and layout design is performed with the signal transition coefficient as an evaluation reference.例文帳に追加

論理回路設計装置２００で作成されたロジック設計時の検証データから、各セル間の信号の動作を規定する遷移係数（信号遷移係数）を求め、この信号遷移係数を評価基準としてレイアウト設計を行う。 - 特許庁

To provide a screen transition design support device supporting design work of screen transition including return transition to reduce man-hours necessary for verification of operation.例文帳に追加

戻り遷移を含む画面遷移の設計作業を支援し、動作の検証に要する人手工数を低減することができる画面遷移設計支援装置を提供する。 - 特許庁

To provide a design/verification support program which can ensure consistency between a use case diagram and an activity diagram and can reduce a work load and shortening a design period by automatically generating one of the diagrams only by giving another diagram.例文帳に追加

ユースケース図またはアクティビティ図のうちいずれか一方の図を与えるだけで他方の図を自動生成することにより、両図間の整合性を取ることができる。 - 特許庁

To provide a semiconductor device capable of suppressing an internal circuit from being destructed during power supply isolation and facilitating design verification.例文帳に追加

電源分離時の内部回路破壊を抑制すると共に、設計検証が容易な半導体装置を提供すること。 - 特許庁

To provide a mixed signal circuit simulator, capable of correcting verification in circuit design by a direct operation.例文帳に追加

回路設計における検証について直接的な操作で修正可能なミッスクドシグナル回路シミュレータを提供する。 - 特許庁

To sharply shorten a time for DRC (Design Rule Check) verification when already verified layout pattern data are partially changed.例文帳に追加

検証済のレイアウトパタンデータに部分的に変更を加えたときのＤＲＣ検証の時間を大幅に短縮する。 - 特許庁

To improve verification coverage with respect to the function of a verification scenario, and detect LSI design faults accurately and efficiently, by estimating an upper limit of code coverage.例文帳に追加

コードカバレッジの上限を見積もることにより、検証シナリオの機能に関する検証網羅性の向上を図り、ＬＳＩの設計障害の正確かつ効率的な検出を図ること。 - 特許庁

To perform circuit design for achieving highly efficient and precise logical verification by providing a circuit capable of achieving formal logical verification even to a circuit with the large number of states and complicate state transition.例文帳に追加

状態数が多く、状態遷移が複雑な回路に対しても、形式的論理検証可能な回路を提供し、効率良くかつ高精度の論理検証可能な回路設計を行う。 - 特許庁

Verification and evaluation by examiners are added to a commercial design DB by collation with the fundamental rule of commercial design, so as to allow creativity and a probability for commercialization in the design of the work to be reference for determination.例文帳に追加

商業デザインＤＢは、商業デザインの基本原則と照合して審査委員による検証と評価を付加して作品のデザイン・意匠における独創性と商業化の可能性を判断の基準とする。 - 特許庁

To provide a circuit design verification method, design verification device and computer program which can judge whether a synchronous unit can operate synchronously or not by carrying out backward trace of a signal path based on information on circuit wire connection.例文帳に追加

回路の結線情報に基づき信号経路の逆方向トレースを行い、同期ユニットが同期動作できるか否かの判定が可能な回路の設計検証方法、設計検証装置、及びコンピュータプログラムを提供することを目的とする - 特許庁

To enable efficient RTL-simulation-based verification of logic functions and timings of a designed logic circuit, and corrections thereto according to the verification results in an upstream side of the design process, in semiconductor integrated circuit design.例文帳に追加

半導体集積回路の設計において、設計した論理回路の論理機能やタイミングをＲＴＬシミュレーションで効率的に検証できるようにするとともに、該検証結果に基づいて設計工程の上流側での修正を可能とする。 - 特許庁

To provide a layout verification method and a layout verification apparatus for easily verifying troubles in layout design data without preparing logical circuit data for layout verification and for quickly setting a measurement condition such as a bias condition.例文帳に追加

レイアウト検証の際に論理回路データを作成しなくとも、レイアウト設計データの不具合を容易に検証でき、また、バイアス条件等の測定条件設定を、短時間で行うことができるレイアウト検証方法及びレイアウト検証装置を提供する。 - 特許庁

A method for supporting design for generating a timing chart to indicate operation timing of each unit on the basis of unit design information of target equipment, comprises a setting step of setting verification conditions; a verification step of verifying the generated timing chart on the basis of the verification conditions set in the setting step; and a display step of displaying the verification result in the verification step.例文帳に追加

対象とする機器のユニット設計情報に基づいて、各ユニットの動作タイミングを示すタイミングチャートを生成する設計支援方法であって、検証条件を設定する設定ステップと、設定ステップによって設定された検証条件に基づいて、生成したタイミングチャートに対して検証を行う検証ステップと、検証ステップにおける検証結果を表示する表示ステップと、を有する設計支援方法が提供される。 - 特許庁

To provide a method for verifying a design pattern by which design patterns are verified while predicting an inoperable state of a circuit due to displacement in alignment and to provide a method for correcting a design pattern by which the above design patterns are subjected to necessary correction in accordance with the results of the verification.例文帳に追加

合わせずれによって回路が動作できないことがあることを予測して設計パターンを検証する設計パターンの検証方法と、その検証の結果に応じて、設計パターンに必要な補正を施す設計パターンの補正方法を提供する。 - 特許庁

To provide a technique for reducing man hours for the verification of the design of a semiconductor device such as system LSI.例文帳に追加

システムＬＳＩのような半導体装置において、設計検証の工数を削減することができる技術を提供する。 - 特許庁

Design verification (circuit verification, simulation verification, layout verification) period can be shortened, that is required for estimating the failure part of the operation failure by the power supply drop in the semiconductor integrated circuit, processing period by FIB processing can be shortened, and analysis period can be significantly shortened.例文帳に追加

これにより半導体集積回路の電源ドロップによる動作不良の不具合箇所を推測するための、設計検証（回路検証、シミュレーション検証、レイアウト検証）時間が短縮でき、ＦＩＢ加工による加工時間の短縮も図ることが可能となり、解析時間の大幅な短縮が図れる。 - 特許庁

To allow even a person not having knowledge related to a preparation method for function verification description to prepare the function verification description regardless of a language used for the preparation of the function verification description or a design of a finite state machine when preparing the function verification description for verifying a simulation result of the finite state machine.例文帳に追加

有限状態マシンのシミュレーション結果を検証するための機能検証記述を作成するにあたり、有限状態マシンの設計や機能検証記述の作成に使用する言語に係わらず、機能検証記述の作成方法に関する知識が無い者であっても、機能検証記述を作成できるようにする。 - 特許庁

The integrated verification and manufacturability tool includes a hierarchical database to store design data accessed by a plurality of verification tool components (e.g., layout versus schematic [440], design rule check [450], optical process correction [430], and phase mask shift assignment [420]).例文帳に追加

集積化検証および製造適応ツールは、複数の検証ツールコンポーネント（例えば、レイアウト対回路図［４４０]、設計ルールチェック[４５０]、光学プロセス修正[４３０]、位相マスクシフト割り当て[４２０]）によってアクセスされる設計データを格納する階層型データベースを含む。 - 特許庁

The integrated verification and manufacturability tool includes a hierarchical database to store design data accessed by a plurality of verification tool components (e.g., layout versus schematic 440, design rule check 450, optical process correction 430, and phase shift mask assignment 420).例文帳に追加

集積化検証および製造適応ツールは、複数の検証ツールコンポーネント（例えば、レイアウト対回路図４４０、設計ルールチェック４５０、光学プロセス修正４３０、位相マスクシフト割り当て４２０）によってアクセスされる設計データを格納する階層型データベースを含む。 - 特許庁

On the basis of a plurality of data and templates used in layout verification in the design of the layout of a semiconductor device, the definition file creating part 11 creates a definition file for use in the layout verification.例文帳に追加

定義ファイル作成部１１は、半導体装置のレイアウト設計におけるレイアウト検証に用いる複数のデータとテンプレートとに基づいて、レイアウト検証に用いる定義ファイルを作成する。 - 特許庁

The automated design specification verification tool automatically determines, for one or more functions defined in a first section of a design specification, whether respective function names are declared in a second section of the same design specification.例文帳に追加

自動化された設計仕様検証ツールが、設計仕様の第１セクションで定義されている１つまたは複数の関数について、各関数名が同一設計仕様の第２セクションで宣言されているかどうかを自動的に判定する。 - 特許庁

Also, it is possible to provide the design method of the MP-SoC platform, and it is possible for a designer to perform the valid management of currently processed data and a verification environment in each design process, and to achieve a simple design process.例文帳に追加

また、本発明はさらにＭＰ‐ＳｏＣプラットフォームの設計方法を提供し、設計者は各設計工程において、現有のデータおよび検証環境の有効な管理ができ、容易な設計工程が達成される。 - 特許庁

Interference pattern information 17 is outputted by a pattern matching verification system 15, and the interference pattern information 17 and design rules 11 are compiled to extract design rules to be applied to the interference pattern information 17, by a physical verification system 16, and design rules are referred to verify the design rules between a comparison cell list 13 and the interference pattern information 17.例文帳に追加

パターンマッチング検証システム１５によって干渉パターン情報１７が出力され、物理検証システム１６によって、干渉パターン情報１７とデザインルール１１とがコンパイルされることによって干渉パターン情報１７に適用されるデザインルールが抽出され、デザインルールを参照して、比較セルリスト１３と干渉パターン情報１７との間にてデザインルールの検証が行われる。 - 特許庁

To provide a design support device capable of reducing the man-hour of design verification and preventing mismatching in pin assignment between a logic circuit diagram and a designated component even when the pin assignment is changed as a result of circuit design and substrate layout design based on a precedently prepared logic circuit diagram.例文帳に追加

先行して作成された論理回路図に基づく回路設計や基板レイアウト設計の結果としてピンアサインが変更される場合であっても、設計検証の工数を削減することができ、論理回路図と指定部品とのピンアサインの不一致を防止できる設計支援装置を提供する。 - 特許庁

A priority determination part 1e selects at least one verification information for verifying a processing procedure described in design specifications of a design target, in response to a verification request for the processing procedure, and determines a parameter priority in response to a parameter indicating a condition restricting execution of the processing procedure possessed by the selected verification information.例文帳に追加

優先度決定部１ｅは、設計対象の設計仕様が備える処理手順の検証要求に応じて、処理手順を検証する検証用情報の少なくとも１つを選択し、選択した検証用情報が有する処理手順の実行を制約する条件を示すパラメータに応じてパラメータの優先度を決定する。 - 特許庁

To prevent an increase in design/verification TAT of a semiconductor integrated circuit in full consideration of the pattern dependency of transistor characteristics.例文帳に追加

トランジスタ特性のパターン依存性を十分考慮しつつ、半導体集積回路の設計・検証ＴＡＴの増大を防止する。 - 特許庁

Accordingly, it is possible to shorten the design verification time, evaluation time and test time of a semiconductor integrated circuit in designing the system.例文帳に追加

したがって、システムを設計する際に、半導体集積回路の設計検証時間、評価時間および試験時間を短縮できる。 - 特許庁

To provide a method for detecting a transistor with a low withstand voltage to which a high voltage signal is supplied during verification of a layout design pattern.例文帳に追加

設計レイアウトパターンの検証の際に高電圧信号が接続される低耐圧トランジスタを検出する方法を提供する。 - 特許庁

To obtain a high frequency circuit verification device which can efficiently design a high frequency circuit.例文帳に追加

高周波回路設計時において、直流動作のために用いられかつ高周波特性に影響を及ぼす回路ブロックを最適設計する。 - 特許庁

LOGIC VERIFICATION METHOD AND DESIGN METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT, AND RECORDING MEDIUM WITH VOLTAGE GENERATION CIRCUIT MACRO LOGIC MODEL RECORDED THEREON例文帳に追加

半導体集積回路の論理検証方法、設計方法、及び電圧発生回路マクロの論理モデルが記録された記録媒体 - 特許庁

A logic design verification system for a semiconductor integrated circuit comprises a lint check result conversion part 11 and simulation execution parts 12 and 13.例文帳に追加

半導体集積回路の論理設計検証システムは、リントチェック結果変換部１１と、シミュレーション実行部１２、１３とを具備する。 - 特許庁

To provide a circuit design support system with which detection accuracy of a false path is enhanced and timing verification, etc. is efficiently performed.例文帳に追加

フォールスパスの検出精度を向上し、タイミング検証等を効率よく行うことができる回路設計支援システムを提供すること。 - 特許庁

To provide a verification device and method for eliminating any error in a design specification of a printed circuit board in an early stage.例文帳に追加

プリント基板の設計仕様書における誤りを早期に排除することのできる検証装置及び検証方法を提供する。 - 特許庁

To automatically generate "verification characteristics" for model inspection from design information of software, and to automatically add time constraint applied to the design information to the verification characteristics, and to prepare a data transmission/reception sequence and time constraint without being aware of the degree of abstraction (hierarchy).例文帳に追加

ソフトウエアの設計情報からモデル検査用の「検証用性質」を自動生成し、設計情報に付与された時間制約を自動で検証用性質に追加し、抽象度(階層)を意識する必要なく、データ送受信シーケンス及び時間制約を用意できるようにする。 - 特許庁