「Design verification」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

(a) Whether the credit rating agency has clearly established in advance the criteria for which cases correspond to “cases where there are substantial differences in design to asset securitization products for which it has determined credit ratings in the past,” and whether it appropriately determines the necessity for conducting the verification. 例文帳に追加

イ．どのような場合が「過去に信用格付を付与した資産証券化商品の設計と著しく異なる場合」に該当するかの基準をあらかじめ明確にし、検証の要否を適切に判断しているか。 - 金融庁

The design device generates checking drawing data 26 obtained by removing the outer serif pattern and the inner serif pattern from the drawing data 24, and verifies the shape of a drawing pattern included in the checking drawing data 26 according to a verification rule.例文帳に追加

そして、設計装置は、アウターセリフパターン，インナーセリフパターンを描画データ２４から除去したチェック用描画データ２６を生成し、そのチェック用描画データ２６に含まれる描画用パターンの形状を検証ルールに従って検証する。 - 特許庁

To provide a method and a device for preparing data which realize attainment of: at least one of the shortening of a manufacturing period of a trial product formed by rapid prototyping; improving the reproduction of the trial product; and easy design verification.例文帳に追加

ラピッドプロトタイピングにより造形された試作品の製造期間の短縮化、前記試作品の再現性の向上、及び、設計検証を容易化のうち少なくとも一つを達成するデータ作成方法及び装置を提供する。 - 特許庁

To provide an EMI design verification method for a circuit board, designing the board hardly causing resonance between a power source layer and ground layer to reduce a development period and to reduce cost by thereafter executed EMI measures.例文帳に追加

電源層とグラウンド層間の共振が発生しにくい基板を設計し、その後に実施されるＥＭＩ対策によるコストの削減と開発期間の短縮とを実現する回路基板のＥＭＩ設計検証方法を得ること。 - 特許庁

The method includes receiving, at a first interface component, runtime control information and a configuration parameter associated with a configured image representative of at least a portion of a user design and an associated verification module.例文帳に追加

この方法は、第１のインタフェース・コンポーネントにおいて、ユーザ設計の少なくとも一部及び関連付けられた検証モジュールを表す構成画像に関連付けられた構成パラメータと、ランタイム制御情報とを受信することを含む。 - 特許庁

A design device uses error extraction processing (step 35) at a corner part and verification processing (step 36) to verify validity of error at a position affected by roundness of corner part among errors caused by a correction pattern.例文帳に追加

設計装置は、補正パターンにより生じるエラーのうち、コーナー部の丸まりの影響を受ける箇所のエラーについては、コーナー部のエラー抽出処理（ステップ３５）と検証処理（ステップ３６）において、その妥当性を検証する。 - 特許庁

In this case, after circuit design (S101), verification (S102) such as static timing analysis (STA) is performed, and the place and the number of programmable delay circuits to be inserted into the digital system are limited (S103) based on the result of the STA.例文帳に追加

この際に、回路設計後（Ｓ１０１）に静的タイミング解析（ＳＴＡ）などの検証（Ｓ１０２）を行い、このＳＴＡの結果に基づいて、ディジタルシステム内に挿入するプログラマブル遅延回路の場所および数を限定する（Ｓ１０３）。 - 特許庁

To provide a computer program for supporting to make a plan of a new vehicle by which plan verification with high accuracy based on planning of the new vehicle by using information regarding the existing vehicle is made to be compatible with degrees of technological progresses to be predicted when a design section actually design and develop the new vehicle in a balanced manner.例文帳に追加

既存車両に関する情報を利用して新型車両の企画を立案することによる高精度な企画検証と、その新型車両を設計部門が実際に設計開発する際に予想される技術的な進歩の度合いとを、バランス良く両立できる新型車両の企画立案支援のためのコンピュータ・プログラムの提供。 - 特許庁

A design apparatus of an integrated circuit device optimizes both of design data 100 and a verification vector 101 by being provided with a code optimizing means 104 for deleting or commenting out a non-execution code description and by storing code coverage information generated by a code coverage measuring means 102 into a code coverage database 103 to use the database 103.例文帳に追加

コードカバレッジ計測手段１０２によって生成されるコードカバレッジ情報をコードカバレッジデータベース１０３に格納し、コードカバレッジデータベース１０３を利用して、非実行コード記述を削除またはコメントアウトするコード最適化手段１０４を備えることによって設計データ１００および検証ベクタ１０１の両方のコード最適化を行うという効果を奏する。 - 特許庁

To provide a verification program, apparatus and method capable of surely verifying design of wiring for electrically connecting a test head body to a plurality of connection terminals to which the plurality of external terminals of an electronic component to be tested are connected.例文帳に追加

テストヘッド本体と、被試験電子部品の複数の外部端子が接続される複数の接続端子とを電気的に接続する配線の設計を確実に検証することのできる検証プログラム、検証装置及び検証方法を提供する。 - 特許庁

To provide a circuit verification device verifying presence/absence of generation of unintended static through-current by a design error and presence/absence of generation of withstand voltage violation of a transistor, especially to a large-scale circuit, and allowing easy specification of a generation position.例文帳に追加

特に大規模回路に対し、設計ミスなどによる意図しない静的な貫通電流の発生有無とトランジスタの耐圧違反の発生有無を検証し、その発生箇所を容易に特定することが可能な回路検証装置を提供する。 - 特許庁

A layout verification device comprises a voltage setting part 20 for setting the layout voltage of each of plural conductive layers contained layout data of a semiconductor device, and a verifying part 30 for verifying, based on a design rule, the layout data in which the layout voltage has been set.例文帳に追加

半導体装置のレイアウトデータに含まれる複数の導電層のそれぞれの設計電圧を設定する電圧設定部２０と、設計電圧が設定されたレイアウトデータを、デザインルールに基づいて検証する検証部３０とを具備する。 - 特許庁

To totalize a construction expense utilizing design information, and, after the start of a construction work of a building, to compare an actual construction expense with the result of such totalization at a predetermined timing for verification, thereby enabling early execution of the housing loan involved.例文帳に追加

工事費用を、設計情報を利用して集計処理する一方、建物の建築工事開始後に、所定のタイミングで実際にかかった工事費用を集計処理の結果と比較検証して、該当する住宅ローンの早期実行を可能にする。 - 特許庁

To provide a layout verification device for semiconductor integrated circuit, to verify a layout while applying a design standard different by direction, with respect to an element pattern and area formed on each layer or between layers, in verifying layout data.例文帳に追加

レイアウトデータの検証処理において、レイヤ毎及びレイヤ間で形成される素子の図形と領域について方向毎に異なる設計基準を適用してレイアウト検証処理を可能にする半導体集積回路のレイアウト検証装置を提供する。 - 特許庁

A programmable circuit 102 is mounted with a design object circuit 106 operating synchronously with the clock signal of an operation clock creation circuit 104, and includes assertion trigger detection circuits (detection circuits) 107_1 to 107_n for creating the signal of assertion verification start to the circuit 106 and assertion condition decision type circuit (decision circuit) 108_1 to 108_n for performing the result decision of the assertion verification.例文帳に追加

プログラマブル回路１０２は、動作クロック生成回路１０４のクロック信号に同期して動作する設計対象回路１０６を実装し、回路１０６に対するアサーション検証開始の信号を生成するアサーショントリガ検出回路（検出回路）１０７＿１〜１０７＿ｎおよびアサーション検証の結果判定を行うアサーション条件判定式回路（判定回路）１０８＿１〜１０８＿ｎを含む。 - 特許庁

A standardized language is used to develop configurable definitions of target instruction sets, HDL descriptions of a hardware needed to implement the instruction set, and development tools for verification and application development, thus a high degree of automation in a design process can be achieved.例文帳に追加

標準化言語は、ターゲット命令セットの構成可能な定義、命令セットを実行するのに必要なハードウェアのＨＤＬ記述、及び検証及びアプリケーション開発のための開発ツールを開発するために使用されるので、設計処理の高度の自動化を可能にする。 - 特許庁

To provide a data-driven type computer and a data-driven type computer system capable of enhancing the execution performance by enhancing the parallelism of a computation processing without causing complication of the structure and easily performing development, design, verification and evaluation.例文帳に追加

この発明は、構成の複雑化を招くことなく、計算処理の並列度を高めて実行性能を向上し、開発設計ならびに検証評価を容易に行うことができるデータ駆動型計算機及びデータ駆動型計算機システムを提供することを課題とする。 - 特許庁

Reverification can be performed efficiently and in a short time by reverifying the error data after the error occurs by an LSI layout verification processing method only about a design rule item in relation to the layer on which the error occurs.例文帳に追加

ＬＳＩレイアウト検証処理方法でエラーが発生した後のエラーデータの再検証を、エラーが発生したレイヤーに関わる設計規則項目についてのみ行うことで、無駄な検証を省くことができ、再検証を短時間且つ効率的に行うことができる。 - 特許庁

The procedure information verification section 20 receives input of the schematic procedure information (I1), compares the schematic procedure information (I1) with the detail design procedure information I4 input from procedure extraction section (12), and outputs inconsistency information (I5).例文帳に追加

手順情報検証部２０は、概略処理手順情報（Ｉ１）の入力を受付け、概略処理手順情報（Ｉ１）と処理手順抽出部１２から入力された詳細設計処理手順情報（Ｉ４）とを比較して不整合情報（Ｉ５）を出力する。 - 特許庁

A standardized language is used to develop configurable definitions of target instructions sets, HDL descriptions of hardware needed to implement the instruction set, and development tools for verification and application development, thus enabling a high degree of automation in the design process.例文帳に追加

標準化言語は、ターゲット命令セットの構成可能な定義、命令セットを実行するのに必要なハードウェアのＨＤＬ記述、及び検証及びアプリケーション開発のための開発ツールを開発するために使用されるので、設計処理の高度の自動化を可能にする。 - 特許庁

To reduce the whole man-hours by making deliverable quality maintain at a constant level or more without depending upon a user's skill level to a PLM software group and performing cooperation control with another peripheral software group in design and verification business using a PLM software group.例文帳に追加

ＰＬＭソフトウェア群を用いた設計・検証業務において、成果物品質がユーザのＰＬＭソフトウェア群に対する習熟度に依存せず一定以上を保ち、また他周辺ソフトウェア群との連携制御を行い、全体工数を削減することを可能とする。 - 特許庁

To urge an IP(Intellectual Property) provider to open a high quality IP to the public and to reduce the burden of a user using the IP with respect to IP design and verification by facilitating the raising of funds by the IP provider and returning a reward corresponding to the value of the IP to the IP provider.例文帳に追加

ＩＰ提供者の資金調達を容易にし、ＩＰの提供者へその価値に見合う報酬を還元し、以てＩＰ提供者には良質のＩＰの公開を促し、ＩＰを使用する使用者には、ＩＰの設計、検証の負担が軽減される。 - 特許庁

The layout verification device for semiconductor integrated circuit comprises a layout extraction part which extracts a pattern related to elements and wiring formed on each layer from layout data of a semiconductor integrated circuit; and a layout verification part which verifies each directional distance of the element and wiring pattern extracted for each layer by the layout extraction part based on a design standard of the semiconductor circuit.例文帳に追加

半導体集積回路のレイアウト検証装置は、半導体集積回路のレイアウトデータからレイヤ毎に形成される素子及び配線に関わる図形を抽出するレイアウト抽出部と、前記レイアウト抽出部によりレイヤ毎に抽出された素子及び配線の図形の方向毎の距離を、前記半導体集積回路の設計基準に基づいて検証するレイアウト検証部と、を具備する。 - 特許庁

Information 301 showing internal signal in a logic design-time logic circuit is generated, information 303 showing internal signal in a logic verification-time logic circuit, and an internal signal monitoring part 304 monitors internal signal in a logic signal based on the information 301 and 302.例文帳に追加

論理設計時の論理回路における内部信号を示す情報３０１を生成し、論理検証時の論理回路における内部信号を示す情報３０３を生成し、内部信号監視部３０４がそれらの情報３０１、３０２に基づいて論理回路における内部信号を監視する。 - 特許庁

To design the circuit of ICE target (22) of a CPU (21) at the time of designing the CPU (21) to simplify the simulating operation of following systems and to perform online verification of a circuit system to easily solve a problem immediately at the time of finding the problem during manufacturing of the circuit system.例文帳に追加

ＣＰＵ（２１）を設計する時、ＣＰＵ（２１）のＩＣＥターゲット（２２）の回路をデザインして後続のシステムの模擬の動作を簡素化するとともに、回路システムが製造されている間に、問題が見つかったらすぐシステムをオンライン検証して問題を容易に解決させることにある。 - 特許庁

In this way, a plurality scenarios are not written in the same register in substantially the same timing, and consequently, unintended register setting is not set during each verification work and the test designer can design a test without taking register competition with the other test into consideration.例文帳に追加

これにより、複数のシナリオがほぼ同じタイミングで同一のレジスタに書き込まれることがなくなるので、それぞれの検証作業で意図しないレジスタ設定となることを回避することができ、テスト設計者は他のテストとのレジスタ競合を考えることなくテストを設計することができる。 - 特許庁

Furthermore, the design support apparatus detects a back end location of a paper sheet when status change has occurred in reverse conveyance control, computes a distance between the back end location of the paper sheet and the verification reference location, and if the distance is out of a permissible range, displays as such on a paper conveyance simulation screen.例文帳に追加

更に設計支援装置は、反転搬送制御で状態変化が発生した時の紙の後端位置を検出し、紙の後端位置と検証基準位置との間の距離を算出し、当該距離が許容範囲外の場合に、その旨を紙搬送シミュレーション画面に表示する。 - 特許庁

To provide a net list version verification device, in which the version of a net list, the versions of an operation description and an operation composition limiting condition which are original design data, and an RTL description generated by operation composition can be easily confirmed to enhance the efficiency of searching a trouble cause.例文帳に追加

ネットリストのバージョンと、元の設計データである動作記述及び動作合成制約条件のバージョン、動作合成により生成されるＲＴＬ記述を容易に確認することができ、不具合原因追求の効率化が図れるネットリストバージョン検証装置を提供する。 - 特許庁

The design support apparatus registers physical change and change in terms of control of components (roller, flapper, sensor, etc.) of a conveyance mechanism of an image forming apparatus, as status change, and registers the locations (nip location of the roller, the location of a conveyance path junction point, etc.) of the components as verification reference locations.例文帳に追加

設計支援装置は、画像形成装置の搬送機構の構成要素(ローラ、フラッパ、センサ等)の制御上の変化や物理的変化を状態変化として登録し、構成要素の位置(ローラのニップ位置、搬送路分岐点の位置等)を検証基準位置として登録する。 - 特許庁

The asynchronous processor core (11) dispenses with a global clock and operates under autonomous or heteronomous distributed control of minimum functional circuits, so that it is not necessary to perform timing design and operation verification at any operating points on the assumption of delay under the worst conditions of all elements and wiring.例文帳に追加

非同期プロセッサ・コア（１１）はグローバル・クロックを不要とし、最小機能回路の自律的又は他律的な分散制御で動作するため、全ての素子と配線における最悪条件下のディレイを前提にした全動作点におけるタイミング設計と動作検証を行う必要がない。 - 特許庁

To provide a diffraction grating array having a blazed diffraction grating pattern in which the real from the false is easily told without using a particular device of verification, a higher effect of preventing a forging is realized, the visibility of the blazed diffraction grating pattern is improved and the freedom of design is expanded.例文帳に追加

本発明は、特に検証装置等を用いなくても容易に真贋の判定が可能であり、より一層高度な偽造防止効果を発現すると共に、ブレーズド回折格子パターンの視認性の向上、ならびにデザインの自由度の拡大を可能とするブレーズド回折格子パターンを有する回折格子アレイの提供を目的とする。 - 特許庁

To provide a reliability verification method and a layout design method for semiconductor integrated circuit, in which the number of signal lines needed for adjusting the wiring width or via number by peak current restriction in reliability can be minimized, and the peak current restriction can be satisfied without a back track such as wiring rearrangement.例文帳に追加

信頼性上のピーク電流制約により配線幅やビア数を調整する必要のある信号配線の数を最小限にすることができ、また再配置配線等の後戻りが発生せずに、ピーク電流制約を満足する半導体集積回路の信頼性検証方法及びレイアウト設計方法を提供する。 - 特許庁

The method and system further includes building a simulation model based on the extracted resources and executing the simulation model using only the extracted resources, exclusive of an entire design, to test a specific function or group of interrelated functions represented by the discrete test case or set of associated test cases for design verification, and correlating the simulation results with the test plan.例文帳に追加

この方法およびシステムはさらに、抽出されたリソースに基づいてシミュレーション・モデルを構築することと、設計全体ではなく、抽出されたリソースだけを用いてこのシミュレーション・モデルを実行し、それによって、離散的なテスト・ケースまたは１組の関連するテスト・ケースによって表される特定の機能または一群の相互に関係する機能をテストして設計を検証することと、このシミュレーション結果とテスト計画を相関させることとを含む。 - 特許庁

In systems and methods for performing design verification testing, test cases are analyzed to determine the characteristics that will be verified in a module under test, and the identified characteristics are used to selectively enable checker modules 340 needed to verify the characteristics implicated by the test cases while other checker modules are disabled.例文帳に追加

テストケースが分析されて検査対象のモジュール内で検証されるであろう特性を決定し、特定された特性が用いられてテストケースによって実行される特性を検証するのに必要なチェッカーモジュール３４０を選択的に有効にし、他のチェッカーモジュールを無効にする、設計検証検査を実行するためのシステムおよび方法。 - 特許庁

This working/change verification device 63 in working and changing an input netlist 10 including the logic information of a semiconductor device in layout processing is provided with a confirmation processing part for confirming that timing constraint conditions and design constraint conditions 64 included in the logical information are satisfied even after working and change; and an output part for, when those constraint conditions are not satisfied, outputting the information of the unsatisfied portion.例文帳に追加

レイアウト処理において、半導体装置の論理情報を含む入力ネットリスト10を加工及び変更した場合の加工・変更検証装置63であって、論理情報に含まれるタイミング制約条件及びデザイン制約条件64が、加工・変更後も満たされていることを確認する確認処理部と、満たされていない場合に、満たされない部分の情報を出力する出力部と、を備える。 - 特許庁

An application for entry in the Register of Designs of notification of any document (not already provided for), purporting to affect the proprietorship of a registered design, shall be accompanied by an attested copy of the document, the accuracy of such copy being certified as the Controller may direct, and the original or notarially certified true copy of the document shall at the same time be produced and left at the Office if required for further verification at all times on which the Office is open to the public, except at times when they are required for actual official use. 例文帳に追加

意匠権に影響を及ぼすと主張される書類(規定済みのものを除く)の届出の意匠登録簿への登録申請書には，当該書類の認証謄本を添付しなければならず，前記謄本の正確性については，長官の指令に従い認証されたものとし，更に証明を必要とするときは，当該書類の原本又は公証謄本を同時に作成して特許庁に提出しなければならない。 意匠登録簿は，就業時には，庁の実際の使用のため必要とされるときを除いて，常時，公衆の閲覧に供せられる。 - 特許庁