「Isolation Field」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The semiconductor device has an element isolation region 14 formed on an SOI substrate 10, an n-p-n type bipolar transistor 200 and a p-type field-effect type transistor 100.例文帳に追加

半導体装置は、ＳＯＩ基板１０の上に形成された、素子分離領域１４と、ｎｐｎ型のバイポーラトランジスタ２００と、ｐ型の電界効果型トランジスタ１００と、を有する。 - 特許庁

To provide a method to form an element isolation film of a semiconductor device which prevents the concentration of an electric field and the formation of Moat by chamferring the top corner of a trench.例文帳に追加

トレンチの上部角を傾くように形成して電界の集中及びモウトの形成を防止することが可能な半導体素子の素子分離膜形成方法を提供する。 - 特許庁

Otherwise the border side of the insulating gate field effect transistor in channel direction among the border sides between the element active region and the channel element isolation region is coated with the gate electrode.例文帳に追加

あるいは、素子活性領域と溝素子分離領域との境界辺のうち絶縁ゲート電界効果トランジスタのチャネル方向の境界辺が上記ゲート電極で被覆されている。 - 特許庁

The semiconductor device 1000 comprises an isolation region 14, an n-type field effect transistor 100, and an npn-type bipolar transistor 200 fabricated on an SOI substrate 10.例文帳に追加

半導体装置１０００は、ＳＯＩ基板１０の上に形成された、素子分離領域１４と、ｎ型の電界効果型トランジスタ１００と、ｎｐｎ型のバイポーラトランジスタ２００とを有する。 - 特許庁

After an element isolation area 105 is formed by using a silicon nitride film 102 for forming a field, this silicon nitride film 102 is patterned, thereby forming a gate trench 114b.例文帳に追加

フィールド形成用のシリコン窒化膜１０２を用いて素子分離領域１０５を形成した後、このシリコン窒化膜１０２をパターニングすることによりゲートトレンチ１１４ｂを形成する。 - 特許庁

To provide a method of manufacturing an SOI semiconductor device which does not form a parasitic MOSFET of low threshold voltage, when an electric field concentrates on a part where an gate electrode is close to a boundary between an active region and an element isolation region, in a case where an element isolation region is provided for an SOI substrate through a mesa element isolation region forming method.例文帳に追加

ＳＯＩ基板において素子分離領域を形成するためにメサ型素子分離領域形成法を採用した場合に、ゲート電極が活性領域と素子分離領域との境界部分に懸かる箇所で電界が集中する結果、閾値電圧の低い寄生ＭＯＳ ＦＥＴが形成されることが無いＳＯＩ型半導体装置を製造する方法を提供する。 - 特許庁

Inside the lower peripheral region of the control gate electrode 12, part of an element isolation region, adjacent to the source region that is sandwiched by the field oxide film 19, is removed, and the source region is formed.例文帳に追加

コントロールゲート電極１２の下部周辺領域のうち、フィールド酸化膜１９に挟まれたソース領域に隣接する領域における素子分離領域が一部削除されて、ソース領域が形成される。 - 特許庁

The system comprises a semiconductor layer 10, an element isolation insulating layer 20 that comparts an element formation region 10HV, and an insulated gate field effect transistor 100 provided in the element formation region 10HV.例文帳に追加

半導体層１０と、素子形成領域１０ＨＶを画定する素子分離絶縁層２０と、前記素子形成領域１０ＨＶに設けられた絶縁ゲート型電界効果トランジスタ１００。 - 特許庁

To prevent an electric field from concentrating locally on a recess so as to prevent a semiconductor device from deteriorating in withstand voltage, by a method where the recess is restrained from being produced at a boundary between an element isolation insulating film and an element forming region on the surface of a substrate.例文帳に追加

素子分離絶縁膜との境界部分の基板表面に窪みが生じ、電界集中により耐圧が低下するのを防止できる半導体装置の製造方法を提供する。 - 特許庁

On a semiconductor substrate, an element active region, where an insulated gate field effect transistor is formed, is enclosed with a channel element isolation region, with the gate electrode pattern being thicker in the region striding the channel element separation region of the gate electrode of the insulating gate field effect transistor.例文帳に追加

半導体基板上であって絶縁ゲート電界効果トランジスタの形成される素子活性領域が溝素子分離領域で囲繞され、絶縁ゲート電界効果トランジスタのゲート電極の溝素子分離領域を跨る領域で上記ゲート電極パターンの寸法が太くなっている。 - 特許庁

The field-effect transistor (142) includes a p-type low concentration region 110 formed over a surface of a substrate (102), an n-type drain-side diffusion region 112 and an n-type source-side diffusion region 114 formed over a surface of the p-type low concentration region 110, an element isolation insulating layer 132, and an element isolation insulating layer 134.例文帳に追加

電界効果トランジスタ（１４２）は、基板（１０２）表面に形成されたｐ型低濃度領域１１０と、ｐ型低濃度領域１１０表面に設けられたｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４と、素子分離絶縁膜１３２および素子分離絶縁膜１３４とを含む。 - 特許庁

The field-effect transistor (142) includes a p-type low concentration region 110 formed on a surface of a substrate (102), an n-type drain side diffusion region 112 and an n-type source side diffusion region 114 arranged on a surface of the p-type low concentration region 110, and an element isolation insulating film 132 and an element isolation insulating film 134.例文帳に追加

電界効果トランジスタ（１４２）は、基板（１０２）表面に形成されたｐ型低濃度領域１１０と、ｐ型低濃度領域１１０表面に設けられたｎ型ドレイン側拡散領域１１２およびｎ型ソース側拡散領域１１４と、素子分離絶縁膜１３２および素子分離絶縁膜１３４とを含む。 - 特許庁

To gather holes, potential lower than a drain electrode 006 that is the potential of the channel part of a field effect transistor(FET) is applied to an electrode 004 created outside, and the holes that exist in an isolation region 018 of a substrate adjacent to a channel region 005 is gathered near the electrode.例文帳に追加

ｎ型の導電層を持つＦＥＴの近傍にｐ型のオーミック電極もしくは、ｎ型のショットキー電極を作成し、その電極にＦＥＴのドレイン・ソース電位以下の電位を印加する。 - 特許庁

Thus, adverse effects of a crystal defect and ununiform thickness of the SOI caused in the vicinity of a border can be excluded between the SOI region 1 and the non SOI region 5 given onto the inner SOI region 1a of the field insulation layer 2 and the non SOI region 5a at the outside of the field isolation layer 4.例文帳に追加

これにより、ＳＯＩ領域１と非ＳＯＩ領域５の境界近傍に生じる結晶欠陥及びＳＯＩ厚の不均一さがフィールド分離層２の内側のＳＯＩ領域１ａ及びフィールド分離層４の外側の非ＳＯＩ領域５ａに悪影響を与えることを排除できる。 - 特許庁

To provide a highly reliable non-volatile semiconductor memory device capable of improving the inversion pressure resistance of a field transistor and the pressure resistance of an insulating film between a floating gate and a control gate, by protecting an element isolation region or producing method for non-volatile semiconductor memory device capable of improving throughput by protecting element isolation without using a lithography process.例文帳に追加

素子分離領域を保護することにより、フィールドトランジスタの反転耐圧及び浮遊ゲート・制御ゲート間絶縁膜の耐圧を向上出来る、高信頼性の不揮発性半導体記憶装置、またはリソグラフィ工程を用いずに素子分離を保護することで、スループットを向上できる不揮発性半導体記憶装置の製造方法を提供すること。 - 特許庁

The isolation process comprises the steps of causing a plurality of liquids having different electric conductivities to flow through the micro channel 12 having a plurality of passages, applying an electric field to make sub-micron particles of an object to be collected in one of them by an interface electro-kinetically driven flow in the micro channel.例文帳に追加

複数の流路を有するマイクロチャンネル１２に、導電率の異なる複数の液体を流し、電界をかけて、マイクロチャンネル内における界面動電駆動流により、目的とするサブミクロン粒子８をいずれかに寄せる。 - 特許庁

To provide a semiconductor device, capable of suppressing variations in impurity distribution of a gate electrode of effectively controlling the electric field concentration to an STI (shallow trench isolation) edge portion, and of suppressing that an effective channel width becomes narrow, and to provide a method of manufacturing the device.例文帳に追加

ゲート電極の不純物分布のバラツキを抑え、ＳＴＩエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供する。 - 特許庁

To provide a method for manufacturing a nitride semiconductor laser device, capable of obtaining an excellent far field pattern by definitely forming a terracing horizontal plane between a resonator end face and a device isolation face, using a simple method.例文帳に追加

簡便な方法により、共振器端面と素子分離面との間のテラス状の水平面を確実になくして、良好なファーフィールドパターンを得ることができる窒化物半導体レーザ素子の製造方法を提供することを目的とする。 - 特許庁

A local interconnect 235 extends through the upper isolation layer 204 and connects the field shield to a selected doped semiconductor region of the device (e.g., a source/drain region 211, 212 of a FET or a cathode or anode of a diode).例文帳に追加

ローカル相互接続が、上側絶縁分離層を通って延在しており、デバイスの選択されたドープした半導体領域（例えば、ＦＥＴのソース／ドレイン領域またはダイオードのカソードもしくはアノード）にフィールド・シールドを接続する。 - 特許庁

This stopper layer performs a role of an etching stopper when etching back the unnecessary embedded layer at the upper part of the trench (step S20), and hence a step between the stopper layer and the field oxide film is reduced after the etching to improve the flatness of an element isolation region.例文帳に追加

このストッパ層はトレンチ上部の不要な埋め込み層をエッチングバックする際に（工程Ｓ２０）エッチングストッパの役割を果たすので、エッチング後にストッパ層とフィールド酸化膜との段差が少なくなり素子分離領域の平坦性が向上する。 - 特許庁

The ion implantation preventing film on the peripheral circuit region is removed, while leaving the ion implantation preventing film behind on the cell array area and a field oxidized film is formed in the element isolation region of the peripheral circuit region which is exposed from the ion implantation preventing film.例文帳に追加

セルアレイ領域にイオン打ち込み防止膜を残留させたまま周辺回路領域上のイオン打ち込み防止膜を除去し、イオン打ち込み防止膜から露出している周辺回路領域の素子分離領域にフィールド酸化膜を形成する。 - 特許庁

The gate electrode of the first high-voltage insulated-gate field effect transistor and the gate electrode of the second high-voltage insulated-gate field effect transistor are connected in common over the first element isolation insulating film, and the impurity concentration of the second impurity diffusion layer is higher than that of the first impurity diffusion layer.例文帳に追加

第１の高耐圧絶縁ゲート型電界効果トランジスタのゲート電極と第２の高耐圧絶縁ゲート型電界効果トランジスタのゲート電極とは、第１の素子分離絶縁膜上に跨って共通に接続されており、第２の不純物拡散層の不純物濃度は、第１の不純物拡散層の不純物濃度よりも高い。 - 特許庁

To provide a nonreversible circuit element proper to a miniaturization and a thinning, easily and surely adjusting an attenuation value, an insertion loss, an operation frequency, a 10 dB isolation-rate band, a required operation magnetic field, or the like, and surely ensuring an attenuation outside the band.例文帳に追加

小型化・薄型化に適し、減衰量、挿入損失、動作周波数、１０ｄＢアイソレーション比帯域及び要求される動作磁場などを、容易、かつ、確実に調整でき、しかも、帯域外の減衰を確実に確保できる非可逆回路素子を提供すること。 - 特許庁

To provide a semiconductor substrate with a trench-embedded element isolation region, capable of suppressing a leakage current due to crystal defects in the device of a low-drive voltage and securing the field inversion withstand voltage of the device of a high-drive voltage.例文帳に追加

駆動電圧の低いデバイスでの結晶欠陥によるリーク電流を抑え、かつ、駆動電圧の高いデバイスのフィールド反転耐圧を確保することのできるトレンチ埋め込み素子分離領域を有する半導体基板、半導体装置及びその製造方法を提供する。 - 特許庁

After forming an element isolation region 105 that uses a silicon nitride film 102 for forming a field, the silicon nitride film 102 and a semiconductor substrate 100 are patterned to form a gate trench, which reaches the semiconductor substrate 100 in an active region 106.例文帳に追加

フィールド形成用のシリコン窒化膜１０２を用いて素子分離領域１０５を形成した後、このシリコン窒化膜１０２及び半導体基板１００をパターニングすることにより、半導体基板１００に達するゲートトレンチを活性領域１０６に形成する。 - 特許庁

The MOS field effect transistor comprises a semiconductor substrate having an element isolation region and an element forming region formed in a protruding state on the isolation region, the gate electrode formed on the element forming region via a gate insulation film, and a source-drain made of a conductive layer formed on the substrate so as to cover a side face of the protruding substrate.例文帳に追加

素子分離領域を有し、該素子分離領域に対して素子形成領域が凸状に形成されてなる半導体基板と、素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、凸状半導体基板の側壁を覆うように半導体基板上に形成された導電層からなるソース／ドレインとを備えることを特徴とするＭＯＳ電界効果型トランジスタにより、上記の課題を解決する。 - 特許庁

A plurality of insulated gate field-effect transistors, which are formed surrounded by an element isolation insulating layer and provided with a neutral region 4c which is not depleted in a part of a semiconductor layer 4, are formed in the semiconductor layer 4 formed on a substrate 1 via an embedded insulating layer 3.例文帳に追加

基板２上に埋込絶縁層３を介して形成された半導体層４内に、それぞれ素子分離絶縁層により周囲を囲まれ形成され、かつ、半導体層４の一部に空乏化されない中性領域４ｃを備える複数の絶縁ゲート電界効果トランジスタを有する。 - 特許庁

A plurality of field effect transistors 223 are formed on a P type shallow well region 212, and a shallow element isolation region 214 on the P type shallow well region 223 has the depth which is more shallow than that of the junction between an N type deep well region 227 and the P type shallow well region 212.例文帳に追加

複数の電界効果トランジスタ２２３がＰ型の浅いウェル領域２１２上に形成され、かつ、Ｐ型の浅いウェル領域２２３上の浅い素子分離領域２１４が、Ｎ型の深いウェル領域２２７とＰ型の浅いウェル領域２１２との接合の深さよりも浅い深さを有する。 - 特許庁

To provide an isolation film forming method in a semiconductor device capable of improving the reliability of a process and the electric characteristics of the device by forming a dual slant angle at the top corner of a trench during the forming process of the trench and preventing concentration of an electric field and occurrence of a moat.例文帳に追加

トレンチの形成過程でトレンチの上部コーナーに二重傾斜角を形成して電界の集中及びモウトの発生を防止することにより、工程の信頼性及び素子の電気的特性を向上させることが可能な半導体素子の素子分離膜形成方法を提供する。 - 特許庁

Among them, in the area where the CMOS 20 is mounted, an n-type diffusion layer 15a and a p-type diffusion layer 16a as an element isolation layer are formed on an area just below a field oxide film 12c, 12d in such manner that the impurity concentration of the above area is increased.例文帳に追加

このうち、ＣＭＯＳ２０が搭載される領域では、フィールド酸化膜１２ｃ、１２ｄの直下の領域に同領域の不純物濃度が高められるかたちで素子分離層としてのＮ型拡散層１５ａ及びＰ型拡散層１６ａが形成されている。 - 特許庁

This semiconductor device having high dielectric strength comprises a semiconductor region 2, a diffusion region 6 for contact, a isolation diffusion region 4, a field insulation film 16, a metal electrode 25 electrically connected to the diffusion region 6 for contact and a plurality of plate electrodes 18a, 19a formed under the floating condition.例文帳に追加

半導体領域２と、コンタクト用拡散領域６と、分離拡散領域４と、フィールド絶縁膜１６と、コンタクト用拡散領域６と電気的に接続された金属電極２５と、フローティング状態で形成された複数のプレート電極１８ａ、１９ａとを備えた高耐圧半導体装置である。 - 特許庁

To provide a reinforcing wooden material which can suppress an increase in cost while using prism-shaped wood as a principal material and securing necessary strength and which enables members to be connected together by simple field work using joint connection, nails and screws, a frame body for a sill, and a base-isolation sill structure.例文帳に追加

角柱木材を主材としつつも、必要な強度を確保しながらもコスト上昇を抑制することができ、しかも、部材相互の連結も仕口接合や釘やビスを用いる簡単な現場作業で行うことができる補強木質材および土台用枠体ならび免震土台構造の提供。 - 特許庁

Before the trench is filled with a field insulating film, a liner insulating film 112 is formed on a trench internal wall and a recessed part of a side face of the gate oxide film below the CMP stopper film is filled with the liner insulating film 112, thereby suppressing formation of a gap (void) in the element isolation film lateral to the gate oxide film.例文帳に追加

また、トレンチ内をフィールド絶縁膜で充填する前に、ライナー絶縁膜１１２をトレンチ内壁に形成し、ＣＭＰストッパ膜の下のゲート酸化膜の側面の凹み部分をライナー絶縁膜で埋め込むことにより、ゲート酸化膜の側方の素子分離膜に空隙（ボイド）が形成されるのを抑止する。 - 特許庁

The field effect transistor comprises an N-type epitaxially grown layer 2 provided on a P-type semiconductor substrate 1, a P^+-type isolation diffusion layer 4 provided on the layer 2 of the circumference of the FET forming unit to electrically independently form the FET forming unit, and a P^++-type gate diffused layer 5 provided on the surface side of the layer 2.例文帳に追加

Ｐ型の半導体基板１上にＮ型のエピタキシャル成長層２が設けられ、ＦＥＴ形成部を電気的に独立させるため、ＦＥＴ形成部周囲のエピタキシャル成長層２にＰ^+型の分離拡散層４が設けられ、そのエピタキシャル成長層２の表面側にＰ^++型のゲート拡散層５が設けられている。 - 特許庁

To provide a method of manufacturing a high-voltage transistor of a flash memory element, which can restrain the punch leakage current of an element isolation film, while not requiring a mask process for the field stop of the high-voltage transistor, an ion implantation process, and a mask removing process, and satisfying the active property of the high-voltage transistor.例文帳に追加

高電圧トランジスタのフィールドストップのためのマスク工程、イオン注入工程及びマスク除去工程を必要とすることなく、高電圧トランジスタのアクティブ特性を満足させながら、素子分離膜のパンチ漏洩電流を抑制することが可能なフラッシュメモリ素子の高電圧トランジスタの製造方法を提供する。 - 特許庁

A semiconductor structure including the vertical metal-insulator-metal capacitor, and a method for fabricating the semiconductor structure including the vertical metal-insulator-metal capacitor, each use structural components from a dummy metal oxide semiconductor field effect transistor located and formed over an isolation region located over a semiconductor substrate.例文帳に追加

垂直型金属−絶縁体−金属キャパシタを含む半導体構造体、及び垂直型金属−絶縁体−金属キャパシタを含む半導体構造体の製造方法がそれぞれ、半導体基板の上に配置された分離領域の上に配置され形成されたダミー金属酸化物半導体電界効果トランジスタからの構造コンポーネントを用いる。 - 特許庁

To reduce a coupling radiation in electric field caused by a stray capacitance between two signal lines in differential signal lines, and a stray capacitance between upper side differential signal lines and a stray capacitance between lower side differential signal lines in the upper/lower differential signal lines, and to make transmission characteristics proper over a wide frequency range by improving isolation characteristics, etc.例文帳に追加

差動信号線路間における２つの信号線路間の浮遊容量、上下差動信号線路における上面側差動線路間の浮遊容量、および下面側差動線路間の浮遊容量によって発生する電界のカップリング放射を抑制し、アイソレーション特性等を改善して広帯域にわたって伝送特性を良好なものとすること。 - 特許庁

The insulating layer 9 is composed of a first insulating film 9a comprising a silicone oxide film patterned so as to spread over a strong electric field drift layer 6 and an element isolation layer 3b, and a second insulating film 9b comprising a silicone oxide film patterned so as to cover the converging electrode 8 on the first insulating film 9a and the first insulating film 9a.例文帳に追加

絶縁層９は、強電界ドリフト層６上と素子分離層３ｂ上とに跨ってパターン形成されたシリコン酸化膜からなる第１の絶縁膜９ａと、第１の絶縁膜９ａと第１の絶縁膜９ａ上の収束電極８とを覆うようにパターン形成されたシリコン酸化膜からなる第２の絶縁膜９ｂとで構成されている。 - 特許庁

Semiconductor device includes a field effect transistor having a gate electrode comprised of side wall insulating films on a plurality of active regions, and a wiring formed on an element isolation region by using the same material as the gate electrode where the side wall insulating films are selectively removed and then a silicide layer thicker than that of the gate electrode is formed.例文帳に追加

半導体装置は、複数の活性領域にサイドウォール絶縁膜を備えたゲート電極を持つ電界効果トランジスタを有し、素子分離領域上にゲート電極と同一材料を用いて形成された配線を有し、素子分離領域上ではサイドウォール絶縁膜が選択的に除去され、ゲート電極のシリサイド層より厚いシリサイド層が形成される。 - 特許庁

The rice seed direct sowing machine is designed to sow the plurality of rice seeds in a number of one to 4 grains in each of the plurality of rice seed direct sowing sites in the paddy field so as to isolate one rice seed direct sowing site from other rice seed direct sowing sites located nearest to the one rice seed direct sowing site by an isolation interval within a prescribed range.例文帳に追加

本発明の種籾直播機は、水田における複数の種籾直播個所の各々に１粒から４粒のいずれかの粒数の前記種籾を播き、かつ、一の前記種籾直播個所と当該一の種籾直播個所に対して最も近くに位置する他の前記種籾直播個所とが所定範囲内の離隔間隔だけ離隔されるように前記複数の種籾を水田に播く。 - 特許庁

The rice seed direct sowing machine is designed to sow the plurality of rice seeds having a number of one to eight grains in each of the plurality of rice seed direct sowing sites on the paddy field so as to isolate one rice seed direct sowing site from other rice direct seeding sites located nearest to the one rice seed direct sowing site by an isolation interval within a prescribed range.例文帳に追加

本発明の種籾直播機は、水田における複数の種籾直播個所の各々に１粒から８粒のいずれかの粒数の前記種籾を播き、かつ、一の前記種籾直播個所と当該一の種籾直播個所に対して最も近くに位置する他の前記種籾直播個所とが所定範囲内の離隔間隔だけ離隔されるように前記複数の種籾を水田に播く。 - 特許庁

When alternating voltage is impressed to the thermoelectron pair 10 from a signal generator 34 via an impedance detection resistor 32 and a direct current isolation capacitor 30 while respective phases of the multiphase flow field are brought into contact with the hot junction 40, an earth impedance of each fluid phase is detected by the resistor 32, and phase determination is carried out on the basis of the detection result.例文帳に追加

混相流場の各相がホットジャンクション４０に接触している状態において、信号発生器３４から交流電圧が熱電対１０にインピーダンス検出用抵抗３２及び直流電流隔離用コンデンサ３０を介して印加されることにより、各流体相の対地インピーダンスが抵抗３２により検出され、その検出結果から相判別が行われる。 - 特許庁

A mode field diameter of a waveguide is made different by portions of the waveguide on the assumption that a single mode condition is satisfied, whereby a function of allowing light travelling in a forward direction to be transmitted through with minimum loss and maximally intercepting return light fed back to a light source is given to obtain desired insertion loss and isolation.例文帳に追加

シングルモード条件が充足されることを前提として、導波路のモードフィルド径を導波路の部位によって異ならしめることにより、順方向に伝搬する光に対しては、最小限の損失で透過しせしめ、また光源に帰還する戻り光に対しては、最大限これを遮断するという機能を付与することにより、所望の挿入損失とアイソレーションを得る。 - 特許庁

A MOS field-effect transistor is provided with a SOI substrate 30, where contact holes 13-1 and 13-2 are each bored in source/drain diffused layers 10 and 11 from above extending over an adjacent element isolation oxide film 7 so as to reach to a silicon substrate 1, and impurity ions are implanted into the exposed surface region of the silicon substrate 1 for the formation of P-N junctions.例文帳に追加

ＳＯＩ基板３０を用いたＭＯＳ型電界効果トランジスタにおいて、コンタクト孔１３−１，１３−２をソース・ドレイン拡散層１０，１１上から隣接する素子分離用の酸化膜７上に亘って、シリコン基板１に到達する深さに形成し、露出されたシリコン基板の表面領域に不純物をイオン注入してＰＮ接合を形成することを特徴としている。 - 特許庁