「Memory Bank」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

A reference image memory 4 has seven reference bank memories 4a to 4g capable of storing vertically three reference blocks.例文帳に追加

参照画像メモリ４は、垂直方向に３個の参照マクロブロックを記憶する容量を持つ参照バンクメモリ４ａ〜４ｇを７個備える。 - 特許庁

This memory controller 100 is provided with a BANK/ROW address comparison section 7, and a refresh request generation section 8.例文帳に追加

本発明に係るメモリ制御装置１００は、ＢＡＮＫ／ＲＯＷアドレス比較部７と、リフレッシュ要求生成部８とを備えている。 - 特許庁

The program counter outputs an instruction address that indicates a leading memory bank storing a leading part of a very long instruction of the next cycle.例文帳に追加

プログラムカウンタは、次サイクルの超長命令の先頭部分が格納されている先頭メモリバンクを指す命令アドレスを出力する。 - 特許庁

The payable amount of the memory of the cellular phone 1 can be increased by subtracting from an account of the designated bank 3.例文帳に追加

携帯電話機１のメモリの支払可能金額は、指定銀行３の口座から引き落としを行なうことにより、増やすことができる。 - 特許庁

The part of memory assigned to a thread can be stored in a single bank or in a plurality of banks.例文帳に追加

スレッドに割り付けられたメモリーの一部分は、ただ１つのバンク内に記憶されてもよく、あるいは、複数のバンク内に記憶されてもよい。 - 特許庁

The second functional loop includes the memory bank, the first MUX, the RAM file, the log-MAP decoder, and the second MUX.例文帳に追加

第２の機能ループには、メモリバンク、第１のＭＵＸ、ＲＡＭファイル、Ｌｏｇ−ＭＡＰデコーダ、および第２のＭＵＸが構成されている。 - 特許庁

To provide a semiconductor memory which can realize a continuous address space even when bank constitution is changed with the same mask.例文帳に追加

同一マスクでバンク構成を変更する場合であっても連続したアドレス空間を実現できる半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory apparatus that allocates different read or write operating time to each bank that have different response speeds.例文帳に追加

応答速度が異なるバンクごとに読み取り又は書き込みを行える時間を別々に割当できる半導体記憶装置を提供する。 - 特許庁

The image processor comprises a rotational reconfiguration circuit which writes bank unit rotational image data in the buffer memory and outputs them in the block interleave format.例文帳に追加

バンク単位回転画像データを前記バッファメモリに書き込んで、ブロックインターリーブ形式で出力する回転再配置回路を含む。 - 特許庁

A memory bank 135 stores information on a function for constructing a generation expression of coefficient data and coefficient data of the function.例文帳に追加

メモリバンク１３５には、係数データの生成式を構成するための関数の情報及びその関数の係数データが記憶されている。 - 特許庁

In this low power RAMBUS DRAM, an upper series/parallel shift section is connected between an upper memory bank section and an input/ output block section.例文帳に追加

本発明の低電力型ラムバスＤＲＡＭは上部直／並列シフト部は上部メモリーバンク部と入／出力ブロック部の間に接続される。 - 特許庁

To provide a multiport cache memory which reduces occurrence probability of bank contention occurred when a plurality of read processings are performed simultaneously.例文帳に追加

複数の読み出し処理を同時に行う際に発生するバンク競合の発生確率を低減するマルチポートキャッシュメモリを提供する。 - 特許庁

To provide a semiconductor memory device that can minimize a circuit area required for a data bus drive circuit in stack bank structure.例文帳に追加

スタックバンク構造において、データバス駆動回路に必要な回路面積を最小化することができる半導体メモリ素子を提供すること。 - 特許庁

The semiconductor memory device includes: the plurality of banks; an EMRS unit including refresh information of each bank; and a bank refresh control unit for supporting a refresh operation performed in sequence to each unit in the refresh operation of at least two or more banks in response to the refresh information of each bank.例文帳に追加

複数のバンクと、前記バンク別リフレッシュ情報を含んでいるＥＭＲＳ部と、前記バンク別リフレッシュ情報に応答し、少なくとも２つ以上であるバンクのリフレッシュ動作の際、単位バンク別に順次的なリフレッシュ動作を支援するためのバンクリフレッシュ制御部とを備た半導体メモリ装置。 - 特許庁

In this memory module 100, an address generation circuit 120 generates the highest order bit B2 of the bank address insufficient for the purpose of specification of the memory cell that is the access target by use of the highest order bit of the row address output from the memory controller 12, and outputs it to SDRAM (Synchronous Dynamic Random Access Memory) 110.例文帳に追加

メモリモジュール１００において、アドレス生成回路１２０は、メモリコントローラ１２から出力されたロウアドレスの最上位ビットを用いて、アクセス対象となるメモリセルを特定するために不足するバンクアドレスの最上位ビットＢ２を生成し、これをＳＤＲＡＭ１１０に出力する。 - 特許庁

When a reading and writing bank address coincides with two different memory banks in the same memory bank group, the decoding unit receives a reading and writing address and generates two different row selection signals for reading and writing operation in the two different banks.例文帳に追加

読取りおよび書込みバンク・アドレスが、同じメモリ・バンク・グループ内の２つの異なるメモリ・バンクと一致するとき、デコード・ユニットは、読取りおよび書込みアドレスを受け取り、２つの異なるバンク内の読取りおよび書込み動作のための２つの異なる行選択信号を生成する。 - 特許庁

A compression propriety determination part 130 of an instruction issuing control unit 110 determines whether a memory access instruction which can access a plurality of element data stored at an address interval designated by instruction by one instruction accesses a plurality of element data within the bank width of a memory bank 210.例文帳に追加

命令発行制御部１１０の圧縮可否判定部１３０は、命令で指定したアドレス間隔で記憶された複数の要素データを１命令でアクセスできるメモリアクセス命令が、メモリバンク２１０のバンク幅内の複数の要素データをアクセスするか否かを判定する。 - 特許庁

The method adopts predictive bank switching to hide random access latencies, adopts packet length dependent variable memory write burst lengths to minimize bank switching, and further performs memory read and write operations during corresponding read and write windows.例文帳に追加

本方法は、ランダム・アクセスの待ち時間を隠すために予測的バンク切り替えを採用し、バンク切り替えを最小化するためにパケット長に依存した可変メモリ書き込みバースト長を採用し、更に、メモリ読み出し及び書き込みを対応する読み出し及び書き込みウインドウで行うようにしている。 - 特許庁

The minimum number of memory banks for storage of the multiple copies of the given data item is selected as a function of a random cycle time and a random bank access delay of the memory banks, e.g. as an integer greater than or equal to a ratio of the random cycle time to the random bank access delay.例文帳に追加

与えられたデータ項目の複数のコピーを格納するためのメモリバンクの最小数は、それらメモリバンクのランダムサイクル時間とランダムバンクアクセス遅延の関数として、例えばランダムサイクル時間のランダムバンクアクセス遅延に対する比より大きいかこれに等しい整数として選択される。 - 特許庁

To provide a flash memory device having a multi-bank structure in which performance of elements can be improved by realizing effectively dual operation without increasing area in the multi-bank structure of two banks or more.例文帳に追加

２バンク以上のマルチバンク構成において面積を増加させなくてもデュアルオペレーションを効果的に実現することにより、素子の性能を向上させることが可能なマルチバンク構造のフラッシュメモリ装置を提供すること。 - 特許庁

Because the plurality of banks can be precharged by a one-time all bank precharge command, the command can be supplied to the semiconductor memory according to a state of the bank even when a vacant cycle inserted with the command is small.例文帳に追加

１回のオールバンクプリチャージコマンドにより、複数のバンクをプリチャージできるため、コマンドを挿入する空きサイクルが少ない場合にもバンクの状態に応じて、コマンドを効率的に半導体メモリに供給できる。 - 特許庁

A block encryption circuit is provided with: a key scheduling circuit 12 for forming round key data from key data for encryption or decryption; and a bank memory 13 for storing round key data formed by the circuit 12 in a prescribed bank.例文帳に追加

暗号化用あるいは復号化用のキーデータからラウンドキーデータを形成するキースケジューリング回路１２と、このキースケジューリング回路１２により形成されたラウンドキーデータを所定のバンクに保存するバンクメモリ１３とを設ける。 - 特許庁

At that time, next input data are simultaneously written into the input data memory 18 while the quantizing process is being conducted in the quantizing section 17 and the filter bank section 19 conducts the filter bank process at the same time.例文帳に追加

このとき、量子化部１７において、量子化処理を行うと同時に、次の入力データが入力データメモリ１８に書き込まれ、フィルタバンク部１９において、フィルタバンク処理を動作することが可能である。 - 特許庁

An optimum system in the memory interleaving systems of plural cache rows interleaving(MCI), cache effect interleaving(CEI) and DRAM page interleaving(DPI) is allocated to respective bank bits based on the number of bank bits.例文帳に追加

バンク・ビットの数に基づいて複数キャッシュ行インターリービング(ＭＣＩ)、キャッシュ効果インターリービング(ＣＥＩ)およびＤＲＡＭページ・インターリービング(ＤＰＩ)というメモリ・インターリービング方式のいずれか最適方式を各バンク・ビットに割り当てる。 - 特許庁

When first and second read requests for the first bank and a third read request for the second bank are continuously generated, the memory controller applies first additive latency to the first and second read requests for the first bank and second additive latency to the third read request for the second bank to control the read request scheduling queue so that data is seamlessly output from the memory element.例文帳に追加

メモリコントローラでは第１バンクに対する第１及び第２リード要請と第２バンクに対する第３リード要請が連続的に発生するとき、第１バンクに対する第１及び第２リード要請には第１アディティブレイテンシを適用し、第２バンクに対する第３リード要請に対しては第２アディティブレイテンシを適用して前記メモリ素子から出力されるデータが切れ目なしに出力されるように前記リード要請スケジュ−リングキューを制御する。 - 特許庁

An arithmetic processing unit, which comprises a plurality of vector pipelines 121 to 124 that exchange data with a data memory 2 comprising a plurality of simultaneously accessible memory blocks bank 0 to bank 3, specifies a stride access to the data memory using a first parameter that determines the data size of a basic pattern and a second parameter that determines the number of valid data items in the basic pattern.例文帳に追加

同時アクセス可能な複数のメモリブロックｂａｎｋ０〜ｂａｎｋ３を有するデータメモリ２との間でデータを遣り取りする複数のベクトルパイプライン１２１〜１２４を有する演算処理装置であって、前記データメモリに対するストライドアクセスを、基本パターンのデータサイズを決める第１パラメータと、該基本パターンにおける有効なデータ数を決める第２パラメータで規定する。 - 特許庁

A plurality of setup banks 116 are stored in a common memory 104 and the first and the second CPU 101 and 102 refer to each setup bank 116.例文帳に追加

共有メモリ104には複数の設定バンク116が記憶されており、この設定バンク116は第１、第２のＣＰＵ101,102によって夫々参照される。 - 特許庁

To easily increase the number of combinations of capacitors of a finely-divided memory bank without greatly increasing address signals and address signal lines.例文帳に追加

アドレス信号およびアドレス信号線の大幅な増加を招くことなく、細分化したメモリバンクの容量の組み合わせ数を容易に増加させる。 - 特許庁

After the histogram data is captured, the areas of memory in each bank associated with a particular bin can be added together to compute the total count for that bin.例文帳に追加

ヒストグラムデータを取得すると、特定のビンに対応付けられる各バンクのメモリ領域を加算して、そのビンの合計カウントを算出する。 - 特許庁

The CPU 5 stores data on the angle of bank θ, velocity data and data of the brake signal into the memory 9 as sequential data of time by one second when driving the two-wheeler.例文帳に追加

ＣＰＵ５は、車体の走行時のバンク角θのデータ、車速データ、ブレーキ信号のデータを時系列（１秒毎）でメモリ９に記録する。 - 特許庁

The host system 30 obtains data of a disaster victim given a triage tag from the bank account data memory section 32, and transmits the data to the triage system 10.例文帳に追加

ホストシステム３０は、トリアージタグが付された被災者に関するデータを、預金口座データ記憶部３２から取得し、トリアージシステム１０に送信する。 - 特許庁

The host system 30 has a bank account data memory section 32 for recording a name of a customer and a contact address such as an address and telephone number.例文帳に追加

ホストシステム３０は、顧客の氏名と住所や電話番号などの連絡先などを記録した預金口座データ記憶部３２を備えている。 - 特許庁

The plurality of directors control the EUD transfer between the HC and the bank of DDs through the memory in response to I/F state data generated by the directors.例文帳に追加

複数のデイレクタはHCとDDの列との間のメモリを介してのEUD転送をデイレクタにより発生されたI/F状態データに応答して制御する。 - 特許庁

To rewrite data practically by an address unit by utilizing a copying function even for a flash memory requiring the access of a bank unit.例文帳に追加

バンク単位のアクセスを必要とするフラッシュメモリであっても、コピー機能を利用して実質的にアドレス単位でのデータの書替えを可能とする。 - 特許庁

Thereby, bank conflict is avoided when reading pixel data from the memory 3, and the PE array part 4 achieve smooth pipeline processing.例文帳に追加

これによって，メモリ３からの画素データの読み出し時におけるバンク競合を避け，ＰＥアレイ部４による円滑なパイプライン処理を実現する。 - 特許庁

Each cell array shares basically a sense amplifier column between adjacent memory cell blocks, and constitutes 2×16 non-independent banks making 8 blocks as 1 bank.例文帳に追加

各セルアレイは、基本的に隣接メモリセルブロック間でセンスアンプ列を共有して、８ブロックを１バンクとして、非独立の２×１６バンクを構成する。 - 特許庁

To provide a memory control device that processing time is improved by preventing the same bank in an SDRAM from being continuously accessed.例文帳に追加

ＳＤＲＡＭの同一のバンクに連続してアクセスすることを防止し処理時間を向上させたメモリ制御装置を提供することを目的とする。 - 特許庁

In addition, the memory sub-system 20 is provided with a second memory bank 200b having a memory cell array 201b, a row decoder 202b to select a certain row in the array 201b and a column decoder 204b to select at least one column in the array 201b.例文帳に追加

また、メモリサブシステム２０は、メモリセルアレイ２０１ｂと、アレイ２０１ｂ内のあるロウを選択するロウデコーダ２０２ｂと、アレイ２０１ｂ内の少なくとも１つのカラムを選択するカラムデコーダ２０４ｂとを有する第２のメモリバンク２００ｂを備えている。 - 特許庁

The device is provided with memory banks BANK 0 to 3, a first internal voltage generating circuit VPERIACTG of which the one piece is allocated to the four memory banks, and second internal voltage generating circuit VPERIACTU1, VPRELACTD1 of which the one piece is allocated to two memory banks.例文帳に追加

メモリバンクＢＡＮＫ０〜３と、４個のメモリバンクに対して１個割り当てられた第１の内部電圧発生回路ＶＰＥＲＩＡＣＴＧと、２個のメモリバンクに対して１個割り当てられた第２の内部電圧発生回路ＶＰＥＲＩＡＣＴＵ１，ＶＰＲＥＩＡＣＴＤ１とを備える。 - 特許庁

This memory sub-system 20 is provided with a first memory bank 200a having a memory cell array 201a, a row decoder 202a to select a certain row in the array 201a and a column decoder 204a to select at least one column in the array 201a.例文帳に追加

メモリサブシステム２０は、メモリセルアレイ２０１ａと、アレイ２０１ａ内のあるロウを選択するロウデコーダ２０２ａと、アレイ２０１ａ内の少なくとも１つのカラムを選択するカラムデコーダ２０４ａとを有する第１のメモリバンク２００ａを備えている。 - 特許庁

The simultaneous writing instruction is a writing operation instruction for making the plurality of memory banks simultaneously start writing operation after giving a plurality of serial instructions of writing operation with a designation of memory bank.例文帳に追加

前記同時書き込み指示は、メモリバンクを指定した書き込み動作の直列的な複数の指示の後に複数のメモリバンクに対して同じタイミングで書き込み動作を開始させる書き込み動作指示である。 - 特許庁

When commands are fetched from plural memory banks, a pipeline stage IF0 which corresponds to the selection of the memory bank, and a pipeline stage IF1 which corresponds to reading out the command are produced and pipeline processing is excecuted.例文帳に追加

複数のメモリバンクから命令をフェッチする場合に、メモリバンクの選択に対応したパイプラインステージＩＦ０と、命令の読出しに対応したパイプラインステージＩＦ１とを発生させてパイプライン処理を行なう。 - 特許庁

This device is constituted so that the other memory banks can perform data operation (e.g. data read-out operation) of the other mode during the prescribed memory bank performs the prescribe data operation (e.g. data write-in operation).例文帳に追加

所定のメモリバンクが所定のデータ動作（例えば、データ書込み動作）を実行する間、他のメモリバンクが他の形態のデータ動作（例えば、データ読出し動作）を実行することが可能に構成されている。 - 特許庁

This arithmetic unit is provided with plural program memory banks having a calling control part constituted of the same contents in the same logical address and a means for switching the plural program memory banks as necessary through the calling control part, and for processing a required program stored in the program memory bank which is not selected during the processing of the other program stored in the selected program memory bank.例文帳に追加

同一論理アドレスに同一内容で構成した呼び出し制御部を有する上記複数のプログラムメモリバンクと、上記呼び出し制御部を介して上記複数のプログラムメモリバンクを適宜切り替え、選択されたプログラムメモリバンクに格納したプログラムの処理途中において、その時選択されていない他のプログラムメモリバンクに格納した所要のプログラムを処理する手段とを備えたものである。 - 特許庁

A superior control section 5 has a means to write data only to a secondary bank (bank #2), diagnose written data after the writing ends, and copy the data to a primary bank (bank #1), if the data are normal and return the written data to the original data if the data are abnormal, when receiving data including programs from a host and downloading the data to a writable nonvolatile memory 1.例文帳に追加

ホストからプログラムを含むデータを受信し、書き込み可能な不揮発性メモリ１にダウンロードする際、上位制御部５は、セカンダリ側バンク（バンク＃２）にのみデータの書き込みを行ない、該書き込み終了後に書き込みデータを診断し、該データが正常であれば、そのデータをプライマリ側バンク（バンク＃１）へ複写し、異常であれば、前記書き込んだデータを元のデータに戻す手段を備えた。 - 特許庁