「Memory Control Block」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

A flash memory control part 11 refers to a logical physical address conversion table 13a and detects a physical block address associated with a logical block specified by a deletion request when a data deletion request is made from a host device 2.例文帳に追加

フラッシュメモリ制御部１１は、ホスト機器２からのデータ消去要求がなされた際に、論理物理アドレス変換テーブル１３ａを参照し、消去要求で指定された論理ブロックと対応付けられる物理ブロックアドレスを検出する。 - 特許庁

The semiconductor memory device is equipped with: a memory block including a plurality of word lines, a plurality of bit lines and a plurality of memory cells; an oscillation circuit with a delay speed adjustment circuit to be controlled based on a test signal added thereto; and an access control circuit for sequentially accessing the plurality of memory cells based on an output of the oscillation circuit in refresh mode.例文帳に追加

半導体記憶装置は、複数のワード線と、複数のビット線と、複数のメモリセルとを含むメモリブロックと、テスト信号に基づいて制御される遅延速度調整回路が付加された発振回路と、リフレッシュモード時、発振回路の出力に基づいて複数のメモリセルを順次アクセスするアクセス制御回路と、を備える。 - 特許庁

The monitor and control apparatus 1 includes: a communication block including network processors 13a, 13b and 14 connected to a bus circuit 16 via a bus buffer 15; and a control block including a controller 18, a memory 19 and data memories 20a, 20b and 21 connected to a bus circuit 17.例文帳に追加

監視制御装置１は、バスバッファ１５を挟んで、バス回線１６に接続されたネットワーク処理部１３ａ，１３ｂ，１４による通信用ブロックと、バス回線１７に接続された制御部１８、メモリ部１９、及びデータメモリ部２０ａ，２０ｂ，２１による制御用ブロックとを、備える。 - 特許庁

When a receiving control part 61 receives a new update program while a main control part 31 is executing a main program of the main block 3, the update control part 9 executes a program loader of a PL memory 92 to install the program to each part 30, 60.例文帳に追加

メイン制御部３１がメインブロック３のメインプログラムを実行している状態で、受信制御部６１が新たな更新プログラムを受信すると、更新制御部９はＰＬメモリ９２のプログラムローダを実行して、各部（３０、６０）にプログラムをインストールする。 - 特許庁

The semiconductor memory apparatus includes a storage unit that stores write data or read data output from a memory cell block and outputs read data according to an output control signal, and a control unit that generates the output control signal at different timings according to whether a write training signal is activated.例文帳に追加

本発明は、ライトデータ又はメモリセルブロックから出力されるリードデータを保存した後、出力制御信号によって出力する保存手段と、ライトトレーニング信号が活性化したか否かにより、前記出力制御信号を互いに異なるタイミングで発生させる制御手段とを備えることを特徴とする。 - 特許庁

The control unit forms an address conversion table on the RAM on the basis of initial settings at power-on, and refers to the address conversion table to control writing data to a block in the nonvolatile memory.例文帳に追加

上記制御部は、アドレス変換テーブルを、電源投入時の初期設定により上記ＲＡＭに形成し、このアドレス変換テーブルを参照して、上記不揮発性メモリにおけるブロックへのデータ書き込みを制御する。 - 特許庁

Source potential connection transistors 12 for supplying a source control potential from a source potential interconnect line 13 to a source node are arranged while being distributed in a memory cell array 1, and a source potential control circuit 5 is arranged in a row decoder block 2.例文帳に追加

ソース電位配線１３からソース制御電位をソースノードに供給するソース電位接続トランジスタ１２をメモリセルアレイ１内に分散配置し、ソース電位制御回路５はロウデコーダブロック２内に配置する。 - 特許庁

Upon receiving that command 111, the command control section 120 in a carriage side control section 102 generates an access signal 122 including an address for reading out information being specified by that command 111 from the memory block 131.例文帳に追加

キャリッジ側制御部１０２のコマンド制御部１２０は、このコマンド１１１を受け取ると、該コマンド１１１によって指定される情報をメモリブロック１３１から読み出すためのアドレスを含むアクセス信号１２２を生成する。 - 特許庁

The filing system control part 2 has a reconstruction date storage means 21 for storing the date of reconstruction of a block in a filing system memory part 3 having a prescribed storage area for every erase block and a reconstruction control means 22 for preferentially applying reconstructing processing to a block after the lapse of a fixed term from the date stored by the reconstruction date storage means 21.例文帳に追加

ファイルシステム制御部２は、消去ブロック毎にブロックを再構築した日付を、所定の記憶領域を持つファイルシステムメモリ部３に格納する再構築日付記憶手段２１と、再構築日付記憶手段２１にて記憶した日付から一定の期間が経過したブロックを優先的に再構築処理する再構築制御手段２２を有している。 - 特許庁

The memory control system controls the capacity of the packet memory occupied by its own reception port to be restored to the threshold value A from the threshold value B on the condition that the count of the reception block counter 7 is lower than a threshold value C smaller than the threshold value B.例文帳に追加

その後、受信ブロックカウンタ７のカウンタ値が閾値Ｂより小さい値である閾値Ｃを下回った事を条件として、自受信ポートが占有できるパケットメモリの容量を閾値Ｂから閾値Ａに戻すように制御する。 - 特許庁

A detection circuit 151 controls a switch circuit 152 in accordance with the code value of the command to distribute data so that commands and data for memory control may be supplied to a flash memory 42 and those for security may be supplied to a security block 52.例文帳に追加

検出回路１５１は、コマンドのコード値によって、スイッチ回路１５２を制御し、メモリ制御用のコマンド、データをフラッシュメモリ４２へ供給し、セキュリティ用のコマンド、データをセキュリティブロック５２に供給するように、データを振り分ける。 - 特許庁

This control circuit is configured to block the performance of the first operation on the first flash memory array detecting an indication from the address compare circuit that the applied row address is outside the unlock area of the flash memory array.例文帳に追加

この制御回路は、アドレス比較回路から検出された供給アドレスがフラッシュメモリアレイの解除領域外部にあるという指示に応答してフラッシュメモリアレイ上での第１動作の実行を阻止するように構成される。 - 特許庁

A cache loading control part 21c registers the abnormality occurrence block address in the cache memory part as the resident area and saves logic dada in the resident area on the cache memory part from a normal disk device in temporary degeneracy operation.例文帳に追加

キャッシュローディング制御部２１ｃは異常発生ブロックアドレスをキャッシュメモリ部に常駐領域として登録し、仮縮退運転時に、正常なディスク装置からキャッシュメモリ部上の常駐領域に論理データをセーブする。 - 特許庁

A bit line corresponding to a selected memory cell is connected between write current control line of both sides of the corresponding memory block by turning on transistor switches 102, 103 in response to activation of a column selection line CSL shared between memory blocks, and a data write current flows.例文帳に追加

メモリブロック間で共有されるコラム選択線ＣＳＬの活性化に応答してトランジスタスイッチ１０２，１０３がオンすることによって、選択メモリセルに対応するビット線は、対応のメモリブロックの両側の書込電流制御線の間に接続されて、データ書込電流が流される。 - 特許庁

To provide a nonvolatile memory system and a control method for a nonvolatile memory, capable of reducing frequencies of transferring useless data and of replacing a physical block, capable of enhancing writing-in performance for the system, and capable of reducing the waste of a rewriting life for the nonvolatile memory.例文帳に追加

無駄なデータの移動や物理ブロックの置き換え回数を削減することができ、システムの書き込みパフォーマンスを向上させ、不揮発性メモリの書き換え寿命の浪費を軽減することができる不揮発性メモリシステムおよび不揮発性メモリの管理方法を提供する。 - 特許庁

In a recorder using a head unit 103 having a record element part 134 performing recording, and a memory block 131 for storing characteristics information, a command 111 for acquiring specified information from information held in the memory block 131 is delivered from a body side control section 101.例文帳に追加

記録を行うための記録素子部１３４と、特性情報を記憶するメモリブロック１３１とを有するヘッドユニット１０３を用いて記録を行う記録装置において、本体側制御部１０１から、メモリブロック１３１に保持された情報の中から特定の情報を取得するためのコマンド１１１が出力される。 - 特許庁

In the nonvolatile semiconductor memory device, a tunnel insulating layer 12, a charge storage layer 13 and a charge block layer 14 are formed on a silicon substrate 11 in this order, and a plurality of control gate electrodes 15 are provided above the charge block layer 14.例文帳に追加

不揮発性半導体記憶装置１において、シリコン基板１１上にトンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４をこの順に形成し、電荷ブロック層１４上に複数の制御ゲート電極１５を設ける。 - 特許庁

When the power is supplied again to the applicable circuit block being in the standby state, a control signal RES is activated after the start of the power supply, and the data retreated to the memory part 4 are restored to the applicable circuit block.例文帳に追加

電源制御部２は、待機状態にしていた該当回路ブロックに再び電源を供給するときには、電源供給開始後制御信号ＲＥＳを活性化してメモリ部４に退避させていたデータを該当回路ブロックにリストアする。 - 特許庁

A memory control device specifies a data block having a postscript addable write area from among the data blocks, and completes the postscript addition of the data by successively adding a postscript to input new data in the postscript addable write area of the specified data block, and completes the postscript addition of data.例文帳に追加

メモリ制御装置は、データブロックのうち、追記可能な書込領域を有するデータブロックを特定し、特定したデータブロックの追記可能な書込領域に、入力された新たなデータを逐次追記してデータの追記を完了させる。 - 特許庁

Each of this CG drivers 300-0 to 300-7 sets the potential of first and second control gates of the memory cell arranged at one block being different each other in the large blocks 0-7.例文帳に追加

このＣＧドライバ３００−０〜３００−７の各々は、ラージブロック０〜７の中の互いに異なる一つに配置されたメモリセルの第１，第２のコントロールゲートの電位を設定する。 - 特許庁

To provide a control apparatus capable of storing encoded data only by at least a reading target image data storing memory area in the case of encoding image data in block unit.例文帳に追加

ブロック単位で画像データを符号化するに際し、少なくとも読み込み対象画像データの格納メモリ領域だけで符号化データを格納することが可能な制御装置を提供する。 - 特許庁

On the other hand, when performing scanner image processing outside of the system control unit, input image data is stored dot-sequentially in a memory because of the image data from a scanner image processing block.例文帳に追加

一方、システム制御部の外部でスキャナ画像処理を行う場合、入力される画像データは、スキャナ画像処理ブロックからの画像データであるため、点順次でメモリに格納される。 - 特許庁

Digital data inputted from an input device 2 are temporarily kept in a frame memory 3 and processed in an image processing block 4 on the basis of an image processing parameter set from a control part 12.例文帳に追加

入力装置２から入力したデジタルデータを、フレームメモリ３に一時保管し、制御部１２から設定された画像処理パラメータに基づいて画像処理ブロック４で処理する。 - 特許庁

In this case, a data-processing control block 101 changes a memory region to be assigned to a subsequent processing request, on the basis of processing results per processing request in the object processing blocks.例文帳に追加

その際、データ処理制御部１０１は、前記対象処理部における処理要求毎の処理結果に基づいて、後続する処理要求に割り当てるメモリ領域を変更する。 - 特許庁

An address processing part 42 distributes the address of desired data inputted from a control block in a main memory 30 to any of three hit determination parts 44 based on the classification of data.例文帳に追加

制御ブロック１０から入力された所望のデータのメインメモリ３０におけるアドレスを、アドレス処理部４２がそのデータの種別に基づき３つのヒット判定部４４のいずれかへ振り分ける。 - 特許庁

Thereafter, a second block map circuit is mounted on an external memory control circuit.例文帳に追加

演算ユニットの出力にブロックマップ回路を直結するのではなく、演算ユニットとデータキャッシュの間に第一のブロックマップ回路を搭載し、内部バスにはブロックマップを施さないアドレスが流れるようする。 - 特許庁

A semiconductor memory device comprises a memory cell array 200 refreshed based on a refresh timing signal generated by a refresh timing signal generating circuit 152-1 and having the prescribed refresh period, and a data holding block function control circuit 151 selecting a block which holds data in the memory cell array 200 divided into a plurality of blocks.例文帳に追加

半導体記憶装置は、リフレッシュタイミング信号発生回路１５２−１によって発生される、所定のリフレッシュ周期を有するリフレッシュタイミング信号に基づいてリフレッシュされるメモリセルアレイ２００と、所定の指示信号に基づいて、複数のブロックに分割されたメモリセルアレイ２００においてデータを保持すべきブロックを選択するデータ保持ブロック機能コントロール回路１５１とを含む。 - 特許庁

A backup control means 600 determines a compression start timing by a data compression and expansion means 510 on the basis of electric power required for compressing the data by the data compression and expansion means 510 so as to turn at least one memory block to an empty memory block and the electric power required for backing up the volatile memory 10 in the state after the data compression.例文帳に追加

バックアップ制御手段６００は、少なくとも１つのメモリブロックが空きメモリブロックとなるようにデータ圧縮伸張手段５１０によってデータ圧縮するのに必要な電力と、そのデータ圧縮後の状態で揮発性メモリ１０をバックアップするのに要する電力とに基づいて、データ圧縮伸張手段５１０による圧縮開始タイミングを定める。 - 特許庁

The demultiplexer (34) is inhibited to fetch this refresh activation instruction signal when the adjacent memory blocks are in an active state and also the corresponding memory block in an active state or has already been refreshed, and transfers this refresh activation instruction signal to a local control circuit arranged for the following stage memory sub-block on the route for transferring the refresh activation instruction signal.例文帳に追加

デマルチプレクサ（３４）は、隣接メモリサブブロックが非活性状態にありかつ対応のメモリブロックが活性状態にあるかまたはリフレッシュが完了しているときには、このリフレッシュ活性化指示信号の取込が禁止され、リフレッシュ活性化指示信号転送経路の次段のメモリサブブロックに対して設けられたローカル制御回路へこのリフレッシュ活性化指示信号を転送する。 - 特許庁

This ID card 10 comprises a memory block 12 for memorizing individual identification information and personal information as ID information, a collating/ authenticating block 14 for matching/authenticating, an exterior interface block 16 for sending/receiving data to/from the outside, an access control functioning portion 18 for actuating/controlling these blocks, and a power source portion 20.例文帳に追加

本ＩＤカード１０は、ＩＤ情報として個体識別情報及び個人情報を記憶するメモリ・ブロック１２と、照合／認証を行う照合／認証ブロック１４と、外部とのデータの授受を行う外部インターフェイスブロック１６と、それらを作動・制御するアクセス制御機能部１８、電源部２０とを備えている。 - 特許庁

The failure block detection circuit 10 is activated in the initial stage of test control sequence when batch write test is performed in units of batch erase or write for unit erase of the memory cell array 1 and a control circuit 7 controls interruption of drive voltage supply to a failure memory cell based on the output from the failure block detection circuit 10 in the test sequence thereof.例文帳に追加

不良ブロック検出回路１０は、メモリセルアレイ１の消去単位での一括消去又は書き込み単位での一括書き込みのテストを行う際にそのテスト制御シーケンスの初期に活性化され、制御回路７はそのテストシーケンスにおいて、不良ブロック検出回路１０の検出出力に基づいて不良メモリセルへの駆動電圧供給の停止を制御する。 - 特許庁

Control information of the high-quality picture producing process is read from a frame memory 102 during a blanking term, preceding to the picture signal and the picture processing control block 110 for the high-quality picture producing process updates high-quality picture producing process setting during a vertical blanking term.例文帳に追加

高画質化の制御情報は、ブランキング期間に画像信号よりも先にフレームメモリ１０２から読み出され、高画質化のための画像処理制御ブロック１１０が垂直ブランキング期間中に高画質化設定を更新する。 - 特許庁

To provide a mapping algorithm for efficient access to a flash memory, wherein block state information that is changed, through logical operations required by a processor is written in the flash memory, according to a predetermined state transition algorithm and the changed information is referred to upon read/write operations in a flash memory, a mapping control apparatus and a method for the flash memory.例文帳に追加

フラッシュメモリ、そのためのマッピング制御装置及び方法に関し、プロセッサから要求される論理演算により変更されるブロックの状態情報を、所定の状態遷移アルゴリズムにより、フラッシュメモリに書き込み、書き込み／読み出し演算の際に参照させる効率的なフラッシュメモリアクセスのためのマッピングアルゴリズムを提供すること。 - 特許庁

The line memory device 100 includes a line memory macro 101 which uses serial/parallel conversion, a shift register 111 which has its capacity equal to the bit width of the data to be converted into the parallel data, a selector 109 and a control block 110 which controls the register 111 and selector 109.例文帳に追加

ラインメモリ装置１００は、シリアルパラレル変換を用いたラインメモリマクロ１０１、パラレル変換するデータのビット幅と同じ容量のシフトレジスタ１１１、セレクタ１０９、シフトレジスタ１１１とセレクタ１０９を制御する制御ブロック１１０とを備える。 - 特許庁

The control block 6 is constructed by a memory unit 1 which memorizes plural signals which are prescribed in advance and receiving part 2 which receives signal order S from outside and computing unit 3 which outputs light control signal for the reproduction of the scene to lighting device 4, here, the light control signal is memorized in the memory unit basing on the signal order received.例文帳に追加

制御ブロック６は、予め設定した１つ以上のシーンを記憶する記憶装置１と、外部からの信号命令Ｓを受信する受信部２と、受信した信号命令Ｓに基づいて記憶装置１に記憶したシーンを再生する為の調光信号を、点灯装置４に出力する演算部３とから構成される。 - 特許庁

An automatic erasure sequence control circuit 254 in an automatic erasure sequencer 208 for controlling an erasure operation of a memory block of the nonvolatile semiconductor memory controls a prior-to-erase write control circuit 256 and an erase/erase verification control circuit 257 at the time of an erase operation and sets a status that automatic erase is now being performed in a status register 207.例文帳に追加

不揮発性半導体メモリのメモリブロックの消去動作を制御する自動消去シーケンサ２０８内の自動消去シーケンス制御回路２５４は、消去動作時には消去前書き込み制御回路２５６および消去／消去ベリファイ制御回路２５７を制御するとともに、自動消去実行中であることをステータスレジスタ２０７に設定する。 - 特許庁

A transfer control circuit 223 transfers partial data stored in the buffer 211 as first block data to a memory 230 a communication time, needed to receive partial data by a first block size, after the data communication part 210 starts the communication.例文帳に追加

転送制御回路２２３は、データ通信部２１０が通信を始めたときから一つ目のブロックサイズだけ部分データを受信するために要する通信時間が経過したときに、バッファ２１１に記憶されている部分データを一つ目のブロックデータとしてメモリ２３０に転送する。 - 特許庁

Therefore, it is characterized in that a device includes a cell array including many memory cells, a BIST block performing BIST operation for the cell array, a BISR block performing BISR operation for the cell array, and an instruction decoder generating a first control signal selecting BIST operation by the BIST block or a test by the external tester and a second control signal controlling BISR operation by the BISR block.例文帳に追加

このため、多数のメモリセルを含むセルアレイと、前記セルアレイに対するＢＩＳＴ動作を行なうＢＩＳＴブロックと、前記セルアレイに対するＢＩＳＲ動作を行なうＢＩＳＲブロックと、前記ＢＩＳＴブロックによるＢＩＳＴ動作又は外部テスタによるテストを選択する第１の制御信号、及び前記ＢＩＳＲブロックによるＢＩＳＲ動作を制御する第２の制御信号を発生する命令ディコーダとを含むことを特徴とする。 - 特許庁

The motion compensation apparatus includes a frame memory transmission control unit 101, which with regard to a plurality of motion compensation blocks, transmits reference pixels required in motion compensation prediction collectively or on a per motion compensation block basis, from a multi-frame memory 104 which stores a reference picture used in inter-picture motion compensation prediction, to a local reference memory 102.例文帳に追加

ピクチャ間動き補償予測で使用する参照ピクチャを記憶するマルチフレームメモリ１０４から、動き補償予測で必要とする参照画素を複数の動き補償ブロックに関して一括、または動き補償ブロック毎に切り替えて局所参照メモリ１０２へ転送するフレームメモリ転送制御部１０１を備える。 - 特許庁

This device has a feature that a plurality of dummy word lines are arranged at the memory block end and word drivers are arranged with respect to the above dummy word lines to control the threshold state of dummy memory cells formed under the dummy word lines, and also a bias is impressed on the dummy word lines also when a memory area for storing the data from the outside is operated.例文帳に追加

メモリブロック端にダミーワード線を複数本設置し、前記ダミーワード線に対してワードドライバを設置して、ダミーワード線の下に形成されるダミーメモリセルのしきい値状態を制御すると共に、外部からのデータを格納するメモリ領域を動作させる際にも、ダミーワード線に対してバイアスを印加することを特徴とする。 - 特許庁

To reduce an area occupied by a control block or the like to be repeatedly used by efficiently disposing the structure of a cell array and a core-related circuit of a nonvolatile ferroelectric memory.例文帳に追加

不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。 - 特許庁

A scroll control part 2500a reads out speed data housed in a memory means 2510a to scroll each background block disposed in the virtual three-dimensional space based on the speed data read out.例文帳に追加

スクロール制御部２５００ａは、記憶手段２５１０ａに格納されている速度データを読み出し、読み出した速度データに基づいて仮想三次元空間内に配置された各背景ブロックをスクロールさせる。 - 特許庁

A memory control & selector 103 divides image data into a plurality of image blocks, and distributes each image block to a first compression/decompression circuit 105-1 to Nth compression/decompression circuit 105-N.例文帳に追加

メモリ管理＆セレクタ１０３は画像データを複数の画像ブロックに分割し、各画像ブロックを第１圧縮伸張回路１０５−１から第Ｎ圧縮伸張回路１０５−Ｎに振り分ける。 - 特許庁

The information recording module includes a file log control part 217 for storing the file log management information in the nonvolatile memory, and controlling a specified physical block as a file log storage area, based on the information.例文帳に追加

また、不揮発性メモリ内にファイルログ管理情報を格納し、その情報を元に特定の物理ブロックをファイルログ格納用領域として制御するファイルログ制御部を情報記録モジュールに設ける。 - 特許庁

A nonvolatile semiconductor memory device is provided with a body layer 17 having a channel area embedded in a fin control gate electrode 12a with a block layer 13, the charge storage layer 14 and a tunnel oxide film 15 interposed sequentially.例文帳に追加

ブロック層１３、電荷蓄積層１４およびトンネル酸化膜１５を順次介してフィン状の制御ゲート電極１２ａに埋め込まれたチャネル領域を有するボディ層１７を設ける。 - 特許庁